技术特征：
1.一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括在多个第一列中的多个存储单元和在至少一个第二列中的多个字线辅助单元；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸并连接到所述多个存储单元和所述多个字线辅助单元；以及行驱动器，所述行驱动器被配置为驱动所述多条字线，其中，所述多个字线辅助单元中的每一个字线辅助单元被配置为加速所述多条字线中的相应字线的激活，并包括与所述多个存储单元中的每一个存储单元的晶体管相同的晶体管，且具有与所述多个存储单元中的每一个存储单元的占用面积相同的占用面积。2.根据权利要求1所述的集成电路，还包括至少一条伪位线，所述至少一条伪位线分别在所述至少一个第二列上延伸并且包括第一伪位线，并且其中，所述多个字线辅助单元中的每一个字线辅助单元包括：第一p沟道场效应晶体管，所述第一p沟道场效应晶体管连接在第一电源节点和第一节点之间并且包括连接到所述多条字线中的一条字线的控制端子；第一n沟道场效应晶体管，所述第一n沟道场效应晶体管连接在所述第一节点和所述第一伪位线之间并且包括连接到所述多条字线中的所述一条字线的控制端子；以及第二p沟道场效应晶体管，所述第二p沟道场效应晶体管连接在所述第一电源节点和所述多条字线中的所述一条字线之间并且包括连接到所述第一节点的控制端子。3.根据权利要求2所述的集成电路，还包括列驱动器，所述列驱动器被配置为在所述多条字线中的所述一条字线被激活之前向所述第一伪位线施加负电源电压并且在被激活的所述多条字线中的所述一条字线被停用之前向所述伪位线施加正电源电压。4.根据权利要求2所述的集成电路，还包括：至少一条电源线，所述至少一条电源线在所述至少一个第二列上延伸并且包括第一电源线；以及列驱动器，所述列驱动器通过所述第一电源线连接到所述第一电源节点，并被配置为在所述多条字线中的所述一条字线被激活之前向所述第一电源线施加正电源电压，且在被激活的所述多条字线中的所述一条字线被停用之前浮置所述第一电源线。5.根据权利要求2所述的集成电路，其中，所述至少一条伪位线还包括第二伪位线；并且其中，所述多个字线辅助单元中的每一个字线辅助单元还包括：第二n沟道场效应晶体管，所述第二n沟道场效应晶体管连接在第二节点和被施加了负电源电压的第二电源节点之间并且包括连接到所述第一节点的控制端子；第三n沟道场效应晶体管，所述第三n沟道场效应晶体管连接在所述第一节点和所述第一伪位线之间并且包括连接到所述多条字线中的所述一条字线的控制端子；以及第四n沟道场效应晶体管，所述n沟道场效应晶体管连接在所述第二伪位线和所述第二节点之间并且包括连接到所述多条字线中的所述一条字线的控制端子。6.根据权利要求1所述的集成电路，其中，所述单元阵列还包括：在至少一个第二行中的多个写辅助单元；以及在所述至少一个第二列与所述至少一个第二行相交的区域中的至少一个虚设单元，并且
所述多个写辅助单元和所述至少一个虚设单元均包括与所述多个存储单元中的每一个存储单元的晶体管相同的晶体管并且具有与所述多个存储单元中的每一个存储单元的占用面积相同的占用面积。7.根据权利要求6所述的集成电路，其中，所述单元阵列还包括在所述至少一个第二行中的多个第一虚设单元，所述多个第一虚设单元各自被布置成在行方向或列方向上与所述多个写辅助单元中的每一个写辅助单元相邻，并且其中，所述至少一个虚设单元包括：与所述多个第一虚设单元中的每一个虚设单元的第一电路相对应的第二虚设单元；以及与不同于所述第一电路的第二电路相对应的第三虚设单元。8.根据权利要求7所述的集成电路，还包括分别在所述至少一个第二列上延伸的多条伪位线，并且其中，所述第三虚设单元包括：第三p沟道场效应晶体管和第四p沟道场效应晶体管，所述第三p沟道场效应晶体管和所述第四p沟道场效应晶体管各自包括连接到所述多条伪位线中的第一伪位线的控制端子和浮置的电流端子；第五n沟道场效应晶体管和第六n沟道场效应晶体管，所述第五n沟道场效应晶体管和所述第六n沟道场效应晶体管各自包括连接到所述多条伪位线中的所述第一伪位线的控制端子；第七n沟道场效应晶体管，所述第七n沟道场效应晶体管连接在所述第一伪位线与所述第五n沟道场效应晶体管之间，并且包括连接到所述多条伪位线中的所述第一伪位线的控制端子；以及第八n沟道场效应晶体管，所述第八n沟道场效应晶体管连接在所述多条伪位线中的第二伪位线与所述第六n沟道场效应晶体管之间，并且还连接到所述多条伪位线中的所述第一伪位线。9.一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分别具有相同的占用面积；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及行驱动器，所述行驱动器连接到所述多条字线，其中，所述多个单元包括：多个存储单元，所述多个存储单元连接到所述多条字线且被布置在一系列第一列中；多个第一字线辅助单元，所述多个第一字线辅助单元连接到所述多条字线且被布置在第二列中；以及多个第二字线辅助单元，所述多个第二字线辅助单元连接到所述多条字线且在被布置在与所述第二列相邻的第三列中，其中，所述多个第一字线辅助单元中的每一个字线辅助单元的第一布局与被布置在与该第一字线辅助单元相同的行中的第二字线辅助单元的第二布局，关于与列方向平行的轴
对称。10.根据权利要求9所述的集成电路，其中，所述多个存储单元中的每一者具有彼此对称的多个布局中的一种，并且其中，所述第一布局和所述第二布局均包括与所述多个布局之一的有源区和栅电极相同的有源区和栅电极。11.根据权利要求10所述的集成电路，其中，所述有源区沿所述列方向延伸，并且其中，所述栅电极沿行方向延伸。12.根据权利要求9所述的集成电路，还包括：多条位线，所述多条位线分别在所述一系列第一列上延伸并连接到所述多个存储单元；第一伪位线和第二伪位线，所述第一伪位线和所述第二伪位线在所述第二列上延伸并连接到所述多个第一字线辅助单元；第三伪位线和第四伪位线，所述第三伪位线和所述第四伪位线在所述第三列上延伸并连接到所述多个第二字线辅助单元；以及列驱动器，所述列驱动器连接到所述多条位线、所述第二伪位线和所述第三伪位线，其中，所述第一伪位线和所述第四伪位线被配置为接收负电源电压。13.根据权利要求12所述的集成电路，还包括在所述单元阵列上的连接所述第二伪位线和所述第三伪位线的多个图案。14.根据权利要求13所述的集成电路，其中，所述多个图案被形成在其中形成有所述第一伪位线、所述第二伪位线、所述第三伪位线和所述第四伪位线的布线层中。15.根据权利要求9所述的集成电路，还包括：第一电源线，所述第一电源线在所述第二列上延伸并连接到所述多个第一字线辅助单元；第二电源线，所述第二电源线在所述第三列上延伸并连接到所述多个第二字线辅助单元；以及列驱动器，所述列驱动器被配置为通过所述第一电源线向所述多个第一字线辅助单元选择性地提供正电源电压，并通过所述第二电源线向所述多个第二字线辅助单元选择性地提供正电源电压。16.根据权利要求9所述的集成电路，其中，所述多个单元还包括：多个写辅助单元，所述多个写辅助单元被布置在所述单元阵列的至少一个第二行中；以及多个虚设单元，所述多个虚设单元被布置在所述至少一个第二行与所述第二列和所述第三列相交的区域中。17.根据权利要求16所述的集成电路，其中，所述多个虚设单元包括分别对应于不同电路的第一虚设单元和第二虚设单元，并且其中，所述第一虚设单元和所述第二虚设单元分别布置在所述至少一个第二行的第二列和所述至少一个第二行的第三列中。18.一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分
别具有相同的占用面积；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及行驱动器，所述行驱动器连接到所述多条字线，其中，所述多个单元包括：多个第一存储单元，所述多个第一存储单元连接到所述多条字线并被布置在一系列第一列中；多个第一字线辅助单元，所述多个第一字线辅助单元连接到所述多条字线，并被布置在与所述一系列第一列相邻的至少一个第二列中；以及多个第二存储单元，所述多个第二存储单元连接到所述多条字线并被布置在与所述至少一个第二列相邻的一系列第三列中。19.根据权利要求18所述的集成电路，还包括多个第二字线辅助单元，所述多个第二字线辅助单元连接到所述多条字线并被布置在与所述一系列第三列相邻的至少一个第四列中，并且其中，所述一系列第一列的数量与所述一系列第三列的数量相同。20.根据权利要求19所述的集成电路，还包括：多条位线，所述多条位线分别在所述一系列第一列和所述一系列第三列上延伸并连接到所述多个第一存储单元和所述多个第二存储单元；至少一条第一伪位线，所述至少一条第一伪位线分别在所述至少一个第二列上延伸并连接到所述多个第一字线辅助单元；至少一条第二伪位线，所述至少一条第二伪位线分别在所述至少一个第四列上延伸并连接到所述多个第二字线辅助单元；以及列驱动器，所述列驱动器连接到所述多条位线并被配置为通过所述至少一条第一伪位线和所述至少一条第二伪位线激活或停用所述多个第一字线辅助单元和所述多个第二字线辅助单元。
技术总结
本公开涉及包括具有字线辅助单元的单元阵列的集成电路。集成电路包括：单元阵列，该单元阵列包括在多个第一列中的多个存储单元并且包括在至少一个第二列中的多个字线辅助单元；多条字线，该多条字线分别在单元阵列的多个第一行上延伸并连接到多个存储单元和多个字线辅助单元；以及行驱动器，该行驱动器被配置为驱动多条字线。置为驱动多条字线。置为驱动多条字线。
技术研发人员：崔泰敏 郑盛旭 赵健熙
受保护的技术使用者：延世大学校产学协力团
技术研发日：2021.09.10
技术公布日：2022/5/6