一种存储装置、验证方法和存储器系统与流程

1.本技术涉及半导体技术领域，尤其涉及一种存储装置、验证方法和存储器系统。


背景技术：

2.目前，对于nand闪存，通常采用增量步进脉冲编程(ispp)的方法进行编程，即，依次使用多个逐步增加的脉冲编程电压对存储单元进行编程，每个编程过程可以包括编程操作和后续的验证操作。在编程过程期间，在每次对存储单元执行编程操作后使用验证电压来对这些存储单元进行验证。
3.然而，在当前的验证操作中，属于不同编程级别或状态的存储单元需要利用不同的验证电压来，验证过程繁琐，导致验证时间过长，影响了编程效率。


技术实现要素：

4.本技术实施例期望提供一种存储装置、验证方法和存储器系统。
5.本技术的技术方案是这样实现的：
6.本技术实施例第一方面提供一种存储装置，所述存储装置包括：
7.存储单元阵列，所述存储单元阵列中的存储单元按行和列排列；
8.耦接于所述存储单元阵列的感测电路，所述感测电路包括与感测节点耦接的第一感测电路、第二感测电路和第三感测电路；
9.耦接于所述存储单元阵列和所述感测电路的控制逻辑，所述控制逻辑被配置为将所述感测节点预充电至预定初始电压，并改变感测时间点以使所述感测节点呈现至少三种不同电位；所述第一感测电路、所述第二感测电路和所述第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息；
10.其中，所述第一验证信息对应的所述感测节点的电位大于第三验证信息对应的所述感测节点的电位，所述第二验证信息对应的所述感测节点的电位大于第三验证信息对应的所述感测节点的电位。
11.可选地，所述第一验证信息对应的所述感测节点的电位大于所述第二验证信息对应的所述感测节点的电位；
12.在得到所述第一验证信息后，所述控制逻辑还被配置为将所述感测节点再次充电至预定初始电压，并改变感测时间点以使所述感测节点呈现至少两种不同电位；所述第二感测电路和所述第三感测电路分别根据所述感测节点的至少两种不同电位感测得到第二验证信息和第三验证信息。
13.可选地，所述第一验证信息对应的所述感测节点的电位大于所述第二验证信息对应的所述感测节点的电位；
14.在得到所述第二验证信息后，所述控制逻辑还被配置为将所述感测节点再次充电至预定初始电压，并改变感测时间点以使所述感测节点呈现至少两种不同电位；所述第一感测电路和所述第三感测电路分别根据所述感测节点的至少两种不同电位感测得到第一
验证信息和第三验证信息。
15.可选地，所述控制逻辑具体被配置为将所述感测节点预充电至预定初始电压后，对所述感测节点进行放电，在所述感测节点的放电期间改变感测时间点以使所述感测节点呈现至少三种不同电位；
16.其中，所述第一验证信息对应的所述感测节点的电位为第一感测电位；所述第二验证信息对应的所述感测节点的电位为第二感测电位；所述第三验证信息对应的所述感测节点的电位为第三感测电位。
17.可选地，所述控制逻辑还被配置为：将所述第一感测电位与第一预设电压进行比较以得到第一验证信息；
18.其中，若所述第一感测电位大于或等于所述第一预设电压，则第一验证信息用于指示通过了第一验证电压的验证的第一存储单元。
19.可选地，所述控制逻辑还被配置为：将所述第二感测电位与第二预设电压进行比较以得到第二验证信息；
20.其中，若所述第二感测电位大于或等于所述第二预设电压，则第二验证信息用于指示通过了第二验证电压的验证的第二存储单元。
21.可选地，所述控制逻辑还被配置为：将所述第三感测电位与第三预设电压进行比较以得到第三验证信息；
22.其中，若所述第三感测电位大于或等于所述第三预设电压，则第三验证信息用于指示通过了第三验证电压的验证的第三存储单元。
23.可选地，所述第一验证电压小于所述第二验证电压，所述第二验证电压小于所述第三验证电压。
24.可选地，所述控制逻辑还被配置为：根据所述第一验证信息、所述第二验证信息和所述第三验证信息，将第一位线电压施加到与第一强制单元连接的第一位线，将第二位线电压施加到与第二强制单元连接的第二位线，将禁止编程位线电压施加到与所述第三存储单元连接的第三位线，将编程电压施加到选择的字线；其中，所述第一位线电压大于地电压且小于所述禁止编程位线电压，第二位线电压大于所述第一位线电压。
25.可选地，所述第一强制单元为所述第一存储单元中除所述第二存储单元和所述第三存储单元以外的存储单元；
26.所述第二强制单元为所述第二存储单元中除所述第三存储单元以外的存储单元。
27.可选地，所述第一感测电路包括用于存储所述第一验证信息的第一锁存器；所述第二感测电路包括用于存储所述第二验证信息的第二锁存器；所述第三感测电路包括用于存储所述第三验证信息的第三锁存器。
28.本技术实施例第二方面提供一种验证方法，包括：
29.将感测节点预充电至预定初始电压；
30.改变感测时间点以使所述感测节点呈现至少三种不同电位；
31.控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息；
32.其中，所述第一验证信息对应的所述感测节点的电位大于第三验证信息对应的所述感测节点的电位，所述第二验证信息对应的所述感测节点的电位大于第三验证信息对应
的所述感测节点的电位。
33.可选地，所述第一验证信息对应的所述感测节点的电位大于所述第二验证信息对应的所述感测节点的电位；所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，包括：
34.在得到所述第一验证信息后，将所述感测节点再次充电至预定初始电压，并改变感测时间点以使所述感测节点呈现至少两种不同电位；所述第二感测电路和所述第三感测电路分别根据所述感测节点的至少两种不同电位感测得到第二验证信息和第三验证信息。
35.可选地，所述第一验证信息对应的所述感测节点的电位大于所述第二验证信息对应的所述感测节点的电位；所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，包括：
36.在得到所述第二验证信息后，将所述感测节点再次充电至预定初始电压，并改变感测时间点以使所述感测节点呈现至少两种不同电位；所述第一感测电路和所述第三感测电路分别根据所述感测节点的至少两种不同电位感测得到第一验证信息和第三验证信息。
37.可选地，所述改变感测时间点以使所述感测节点呈现至少三种不同电位，包括：
38.将所述感测节点预充电至预定初始电压后，对所述感测节点进行放电，在所述感测节点的放电期间改变感测时间点以使所述感测节点呈现至少三种不同电位；
39.其中，所述第一验证信息对应的所述感测节点的电位为第一感测电位；所述第二验证信息对应的所述感测节点的电位为第二感测电位；所述第三验证信息对应的所述感测节点的电位为第三感测电位。
40.可选地，所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，包括：
41.将所述第一感测电位与第一预设电压进行比较以得到第一验证信息；
42.其中，若所述第一感测电位大于或等于所述第一预设电压，则第一验证信息用于指示通过了第一验证电压的验证的第一存储单元。
43.可选地，所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，还包括：
44.将所述第二感测电位与第二预设电压进行比较以得到第二验证信息；
45.其中，若所述第二感测电位大于或等于所述第二预设电压，则第二验证信息用于指示通过了第二验证电压的验证的第二存储单元。
46.可选地，所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，还包括：
47.将所述第三感测电位与第三预设电压进行比较以得到第三验证信息；
48.其中，若所述第三感测电位大于或等于所述第三预设电压，则第三验证信息用于指示通过了第三验证电压的验证的第三存储单元。
49.可选地，所述第一验证电压小于所述第二验证电压，所述第二验证电压小于所述
第三验证电压。
50.可选地，根据所述第一验证信息、所述第二验证信息和所述第三验证信息，将第一位线电压施加到与第一强制单元连接的第一位线，将第二位线电压施加到与第二强制单元连接的第二位线，将禁止编程位线电压施加到与所述第三存储单元连接的第三位线，将编程电压施加到选择的字线；其中，所述第一位线电压大于地电压且小于所述禁止编程位线电压，第二位线电压大于所述第一位线电压。
51.可选地，所述第一强制单元为所述第一存储单元中除所述第二存储单元和所述第三存储单元以外的存储单元；
52.所述第二强制单元为所述第二存储单元中除所述第三存储单元以外的存储单元。
53.可选地，所述方法还包括：将所述第一验证信息存储至第一感测电路中的第一锁存器；
54.将所述第二验证信息存储至第二感测电路中的第二锁存器；
55.将所述第三验证信息存储至第三感测电路中的第三锁存器。
56.本技术实施例第三方面提供一种存储器系统，包括：
57.控制器和第一方面所述的存储装置；所述控制器耦合至所述存储装置，且用于控制所述存储装置。
58.本技术公开了本技术公开了一种存储装置、验证方法和存储器系统，其中，存储装置包括：存储单元阵列，存储单元阵列中的存储单元按行和列排列；耦接于存储单元阵列的感测电路，包括与感测节点耦接的第一感测电路、第二感测电路和第三感测电路；耦接于存储单元阵列和感测电路的控制逻辑，控制逻辑被配置为将感测节点预充电至预定初始电压，并改变感测时间点以使感测节点呈现至少三种不同电位；第一感测电路、第二感测电路和第三感测电路分别根据感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息。本技术实施例通过将感测节点预充电至预定初始电压后，对感测节点进行放电操作，进而对不同的电位完成感测，减少了感测过程中对感测节点的充电次数，节省了验证时间。
附图说明
59.图1为本技术实施例提供的一种存储装置的结构示意图；
60.图2为本技术的实施例提供的感测电路的电路图；
61.图3为本技术的一具体示例提供的感测节点的电压时序图一；
62.图4为本技术的一具体示例提供的感测节点的电压时序图二；
63.图5为本技术的一具体示例提供的感测节点的电压时序图三；
64.图6为本技术实施例提供的存储单元的阈值电压分布图；
65.图7为本技术实施例提供的一种验证方法的流程示意图；
66.图8为本技术根据一示例性实施例示出的一种存储器系统的块图；
67.图9a为本技术根据一示例性实施例示出的一种存储器卡的示意图；
68.图9b为本技术根据一示例性实施例示出的一种固态驱动器(ssd)的示意图。
具体实施方式
69.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
70.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
71.此外，附图仅为本技术的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
72.附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
73.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
74.本技术实施例中，存储装置包括存储单元阵列，存储单元阵列中的存储单元按行和列排列，其中，存储单元可以是单级单元(single-level cell，slc)类型、多级单元(multi-level cell，mlc)类型、三级单元(trinary-level cell，tlc)类型、四级单元(quad-level cell，qlc)类型、五级单元(penta-level cell，plc)类型或更高级别类型。每slc单元可存储1比特数据，每mlc单元可存储2比特数据，每tlc单元可存储3比特数据，每qlc单元可存储4比特数据，每plc单元可存储5比特数据。每个存储单元可以保持q个可能的数据状态之一，其中，q是等于或大于2的正整数，例如，对于slc，q＝2，对于mlc，q＝4，对于tlc，q＝8，对于qlc，q＝16，并且对于plc，q＝32。q个可能的数据状态可以包括擦除状态s(0)和编程状态s(1)至s(q-1)，其中，编程状态s(1)是最低编程状态，而编程状态s(q-1)处于最高编程状态。在一个示例中，tlc可以被编程为8种可能的数据状态之一，其中，编程状态s(1)是最低编程状态，而编程状态s(7)是最高编程状态。
75.在存储装置的编程验证操作中，每个编程状态对应一个验证电压。当要验证同一个编程状态的至少一个存储单元时，对所选择的字线wl施加对应的验证电压，基于验证电压以及存储单元在该编程状态下的预定电压，判断存储单元是否通过验证。考虑到不同级别的编程状态对应的预定电压不同，因此，需要经过多次验证过程，通常，需要将存储单元充电至一个较高的电位，而后进行多次放电操作，从而通过感测电路检测存储单元在不同
阶段对应的感测节点so(sensing node，so)处的电压，感测结果可以用于完成对存储单元的验证，验证结果可以被存储在页缓存器的锁存器中，用于确定该存储单元的编程结果。
76.在存储单元执行完编程操作后，需要进行相应的验证操作，验证操作包括so放电过程，感测节点so处累积的电荷可以通过位线bl和沟道进行放电。如果在该预定的放电时间段期间的总放电量足以使得感测节点so处发生明显的压降，则可以认为相应存储单元的阙值电压低于验证电压，这表示该存储单元未通过验证且需要被再次编程和验证。另一方面，如果在该预定的放电时间段期间的总放电量较小，即放电后剩余的电量或电压高于预定电压，则表示该存储单元通过了验证且在下一次编程循环中被限制编程。然而，在当前的验证操作中，属于不同编程状态的存储单元需要利用不同的验证电压来进行验证，且在对存储单元的节点so进行放电的过程中，还需要经过多次充电操作，验证过程繁琐，导致验证时间过长，影响了编程效率。
77.基于此，本技术实施例提供一种存储装置，请参阅图1，图1为本技术实施例提供的一种存储装置的结构示意图，存储装置包括：
78.存储单元阵列110，存储单元阵列110中的存储单元按行和列排列；
79.耦接于存储单元阵列110的感测电路120，感测电路120包括与感测节点so耦接的第一感测电路121、第二感测电路122和第三感测电路123；
80.耦接于存储单元阵列110和感测电路120的控制逻辑140，控制逻辑140被配置为将感测节点预充电至预定初始电压，并改变感测时间点以使感测节点呈现至少三种不同电位；第一感测电路121、第二感测电路122和第三感测电路123分别根据感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息；
81.其中，第一验证信息对应的感测节点的电位大于第三验证信息对应的感测节点的电位，第二验证信息对应的感测节点的电位大于第三验证信息对应的感测节点的电位。
82.这里，控制逻辑140通过感测电路120和行解码器130与存储单元阵列110连接。感测电路120、行解码器130和控制逻辑140可以实现于存储装置的外围电路中。
83.在本实施例中，存储单元阵列110可以经由字线wl0至wln-1、单元串选择线ssl和地选择线gsl连接到行解码器130。存储单元阵列110还可以经由位线bl0至blm-1连接到感测电路120。存储单元阵列120可以包括多个存储单元串。每个存储单元串可以经由单元串选择晶体管sst连接到位线。存储单元阵列110可以由包括多个存储块(block)的存储面(plane)形成，每个存储块可以包括多个存储页(page)，每个存储页可以包括多个存储单元(cell)。另外，尽管将存储装置示出为闪存装置作为示例，但是可以理解的是，本技术不限于闪存装置，并且可以应用到任意类型的非易失性存储器，例如，只读存储器(rom)、可编程只读存储器(prom)、可擦除可编程只读存储器(eprom)、可擦除可编程只读存储器(eeprom)、nand(与非)闪存、垂直nand闪存(vertical nand flash memory)、nor(或非)闪存、相变随机存取存储器(pram)、磁电阻式随机存取存储器(mram)、电阻式随机存取存储器(rram)、铁电随机存取存储器(fram)等。
84.感测电路120可以根据操作模式而用作写入驱动器或用作感测放大器。在编程操作期间，感测电路120可以向存储单元阵列110的位线传输与待编程的存储单元对应的位线电压。在读取操作期间，感测电路120可以通过感测节点感测存储在选择的存储单元中的数据。感测电路120可以锁存验证数据并向外输出验证数据。
85.示例性的，第一感测电路可以包括用于存储第一验证信息的第一锁存器；第二感测电路可以包括用于存储第二验证信息的第二锁存器；第三感测电路可以包括用于存储第三验证信息的第三锁存器。
86.行解码器130可响应于地址addr选择存储单元阵列110的存储块中的任意一个存储块。行解码器130可以选择被选择的存储块的字线中的任意一条字线。行解码器130可以将字线电压传输到被选择的存储块的字线。
87.控制逻辑140可以接收编程命令cmd，并且可以输出用于控制感测电路120和行解码器130的各种控制信号以响应于编程命令cmd执行编程操作。另外，控制逻辑140还配置为将感测节点so预充电至预定初始电压后，对感测节点so进行放电，在感测节点so的放电期间改变感测时间点以使感测节点so呈现至少三种不同电位，并基于至少三种不同电位与不同的预设电压进行比较，得到第一验证信息、第二验证信息和第三验证信息。其中，第一验证信息对应的感测节点的电位为第一感测电位；第二验证信息对应的感测节点的电位为第二感测电位；第三验证信息对应的感测节点的电位为第三感测电位。
88.图2为本技术的实施例提供的感测电路的电路图，感测电路120包括第一感测电路、第二感测电路和第三感测电路，其中，第一感测电路包括第一锁存器1211，用于存储第一验证信息，第二感测电路包括第二锁存器1221，用于存储第二验证信息，第三感测电路包括第三锁存器1231，用于存储第三验证信息。
89.在一具体示例中，第一锁存器1211和第二锁存器1221可以存储关于位线强制操作(forcing operation)的信息，位线强制操作的信息对应于编程命令cmd控制的需要在编程过程中施加在相应位线上的不同位线电压，在本实施例中，通过第一锁存器1211和第二锁存器1221可以在编程过程中锁存4种不同的位线电压。稍后，下面将参照图6等描述其详细说明。
90.在本技术实施例中，感测电路还包括：用于生成第一位线电压的第一预充电路124；第一预充电路124通过感测节点so连接到位线；第一预充电路124配置为将大于地电压且小于禁止编程位线电压的第一位线电压施加到与第一强制单元连接的第一位线。需要说明的是，所述第一预充电路124还被配置为将禁止编程位线电压施加到与第三存储单元连接的第三位线。这里，第三存储单元即为禁止编程的存储单元。
91.在本技术实施例中，感测电路还包括：用于生成第二位线电压的第二预充电路125，第二预充电路125通过感测节点so连接到位线；第二预充电路125配置为将大于第一位线电压的第二位线电压施加到与第二强制单元连接的第二位线。
92.需要说明的是，存储单元阵列中的位线与感测节点、第一预充电路和第二预充电路之间通过晶体管连接，通过向晶体管施加偏置信号，例如vpass-hv、vblbias或vblbias2可以使位线与感测节点、第一预充电路和第二预充电路之间进行导通，从而对相应的存储单元进行编程和验证。
93.图3为本技术的一具体示例提供的感测节点的电压时序图一，参照图3，控制逻辑被配置为通过施加预充电信号prech-sel将感测节点预充电至预定初始电压，通过控制信号vsoblk对感测节点so进行放电和停止放电，当控制信号vsoblk为高电平时，感测节点so放电；当控制信号vsoblk为低电平时，感测节点so停止放电。在t1时刻，通过施加预充电信号prech-sel对感测节点so进行充电，以使感测节点so达到预定初始电压，并在t2时刻对感
测节点so进行放电，在经过第一预定感测时间后，通过信号rst_2＝1，可以使得第一锁存器根据感测节点so的第一感测电位感测得到第一验证信息；在t3时刻，通过施加预充电信号prech-sel对感测节点so再次进行充电，以使感测节点so再次达到预定初始电压，并在t4时刻对感测节点so进行放电，在经过第二预定感测时间后，通过信号rst_3＝1，可以使得第二锁存器根据感测节点so的第二感测电位感测得到第二验证信息；在t5时刻对感测节点so再次进行放电，在经过第三预定感测时间后，通过信号set_s＝1，可以使得第三锁存器根据感测节点so的第三感测电位感测得到第三验证信息。这里，第一感测电位大于第二感测电位，第二感测电位大于第三感测电位。需要说明的是，第一预定感测时间、第二预定感测时间和第三预定感测时间对应不同的感测时间点。
94.在一些实施例中，再次参照图3，第一验证信息对应的感测节点的电位大于第二验证信息对应的感测节点的电位；在得到第一验证信息后，控制逻辑还被配置为将感测节点再次充电至预定初始电压，并改变感测时间点以使感测节点呈现至少两种不同电位；第二感测电路和第三感测电路分别根据感测节点的至少两种不同电位感测得到第二验证信息和第三验证信息。
95.在本实施例中，得到第一验证信息，包括：将第一感测电位与第一预设电压进行比较以得到第一验证信息；其中，若第一感测电位大于或等于第一预设电压，则第一验证信息用于指示通过了第一验证电压的验证的第一存储单元；反之，若第一感测电位小于第一预设电压，则第一验证信息用于指示未通过第一验证电压的验证的存储单元。这里，第一验证电压为用于区分存储单元的编程状态的电压。
96.感测节点被预充电至预定初始电压，在经过第一预定感测时间的放电后，感测节点处的电压低于预定初始电压，在得到第一验证信息后，将感测节点再次充电至预定初始电压，在经过第二预定感测时间的放电后，得到第二验证信息。这里，第一预定感测时间和第二预定感测时间不同。在一些实施例中，第一预定感测时间小于第二预定感测时间。
97.本技术实施例通过在初始时刻以及第一次感测之后对感测节点进行充电，仅需要两次充电操作即可完成至少三次验证操作，减少了感测过程中对感测节点的充电次数，节省了验证时间。
98.在一些实施例中，请参照图4，图4为本技术的一具体示例提供的感测节点的电压时序图二，第一验证信息对应的感测节点的电位大于第二验证信息对应的感测节点的电位；在得到第二验证信息后，控制逻辑还被配置为将感测节点再次充电至预定初始电压，并改变感测时间点以使感测节点呈现至少两种不同电位；第一感测电路和第三感测电路分别根据感测节点的至少两种不同电位感测得到第一验证信息和第三验证信息。
99.在本实施例中，得到第二验证信息，包括：将第二感测电位与第二预设电压进行比较以得到第二验证信息；其中，若第二感测电位大于或等于第二预设电压，则第二验证信息用于指示通过了第二验证电压的验证的第二存储单元；反之，若第二感测电位小于第二预设电压，则第二验证信息用于指示未通过第二验证电压的验证的存储单元。这里，第二验证电压为用于区分存储单元的编程状态的电压。
100.请参照图4，通过施加预充电信号prech-sel将感测节点预充电至预定初始电压，并通过控制信号vsoblk对感测节点so进行放电和停止放电。在t1时刻，通过施加预充电信号prech-sel对感测节点so进行充电，以使感测节点so达到预定初始电压，并在t2时刻对感
测节点so进行放电，在经过第二预定感测时间后，通过信号rst_3＝1，可以使得第二锁存器根据感测节点so的第二感测电位感测得到第二验证信息；在t3时刻，通过施加预充电信号prech-sel对感测节点so再次进行充电，以使感测节点so再次达到预定初始电压，并在t4时刻对感测节点so进行放电，在经过第一预定感测时间后，通过信号rst_2＝1，可以使得第一锁存器根据感测节点so的第一感测电位感测得到第一验证信息；在t5时刻，对感测节点so再次进行放电，在经过第四预定感测时间后，通过信号set_s＝1，可以使得第三锁存器根据感测节点so的第三感测电位感测得到第三验证信息。这里，第一感测电位大于第二感测电位，第二感测电位大于第三感测电位。需要说明的是，第一预定感测时间、第二预定感测时间和第四预定感测时间对应不同的感测时间点。
101.在本实施例中，仅需要两次充电操作即可完成至少三次验证操作，减少了感测过程中对感测节点的充电次数，节省了验证时间，且由电位差距较大的第一感测电位放电至第三感测电位，电位变化更加显著，增加了感测的准确性。
102.在一些实施例中，请参照图5，图5为本技术的一具体示例提供的感测节点的电压时序图三。第一验证信息对应的感测节点的电位大于第二验证信息对应的感测节点的电位；在得到第一验证信息后，控制逻辑还被配置为改变感测时间点以使感测节点呈现至少两种不同电位；第二感测电路和第三感测电路分别根据感测节点的至少两种不同电位感测得到第二验证信息和第三验证信息。
103.在本实施例中，通过施加预充电信号prech-sel将感测节点预充电至预定初始电压，并通过控制信号vsoblk对感测节点so进行放电和停止放电。在t1时刻，通过施加预充电信号prech-sel对感测节点so进行充电，以使感测节点so达到预定初始电压，并在t2时刻对感测节点so进行放电，在经过第一预定感测时间后，通过信号rst_2＝1，可以使得第一锁存器存储根据感测节点so的第一感测电位感测得到第一验证信息；在t3时刻，对感测节点so再次进行放电，在经过第五预定感测时间后，通过信号rst_3＝1，可以使得第二锁存器根据感测节点so的第二感测电位感测得到第二验证信息；在t4时刻，对感测节点so再次进行放电，在经过第三预定感测时间后，通过信号set_s＝1，可以使得第三锁存器根据感测节点so的第三感测电位感测得到第三验证信息。这里，第一感测电位大于第二感测电位，第二感测电位大于第三感测电位。需要说明的是，第一预定感测时间、第五预定感测时间和第三预定感测时间对应不同的感测时间点。
104.需要说明的是，图3-图5中以改变感测时间点以使所述感测节点呈现三种不同电位为例进行说明。
105.本技术实施例通过在初始时刻对感测节点进行充电，仅需要一次充电操作即可完成对感测节点的至少三次验证操作，减少了感测过程中对感测节点的充电次数，节省了验证时间，从而提高了编程效率。
106.在本实施例中，以3d nand闪存存储装置的ispp(incremental step-pulse programming)编程方案为示例，在一次ispp编程过程的不同编程阶段，为优化阈值电压分布、存储单元的阈值相对更集地分布在相应数据状态的阈值电压区域，对不同位线的存储单元的位线偏置不同的位线电压，即实现位线强制操作(forcing operation)，这样，即使不同位线的存储单元的栅极(通过字线施加)的编程电压vpgm相同，编程效果会不相同，当前阈值电压差异较大的存储单元在被编程后阈值电压差异缩小且相对趋于理想的相应数
据状态的阈值电压区域。
107.图6为本技术实施例提供的存储单元的阈值电压分布图。这里，vfc1为第一验证电压，vfc2为第二验证电压，vvfy为第三验证电压。参照图6，第一锁存器可以包括与第一验证电压vfc1对应的第一验证信息dl，作为用于第一强制操作的强制信息。第一验证电压vfc1可以小于第三验证电压vvfy。在本技术的示例实施例中，具有大于第一验证电压vfc1的存储单元即为通过了第一验证电压的验证的第一存储单元，具有大于第二验证电压vfc2的存储单元即为通过了第二验证电压的验证的第二存储单元，具有大于第三验证电压vvfy的存储单元即为通过了第三验证电压的验证的第三存储单元。具有大于第一验证电压vfc1且小于第三验证电压vvfy的阈值电压的存储单元可以是将要进行强制操作的存储单元，这里将要进行强制操作的存储单元包括第一强制单元(forcing cell)和第二强制单元，而具有大于第一验证电压vfc1且小于第二验证电压vfc2的阈值电压的存储单元可以是将要进行第一强制操作的第一强制单元，具有大于第二验证电压vfc2且小于第三验证电压vvfy的阈值电压的存储单元可以是将要进行第二强制操作的第二强制单元。第一存储单元中除所述第二存储单元和所述第三存储单元以外的存储单元，即为将要进行第一强制操作的第一强制单元。换言之，第一存储单元包括将要进行第一强制操作的第一强制单元、将要进行第二强制操作的第二强制单元和将要禁止编程的第三存储单元。当阈值电压大于第一验证电压vfc1时，第二锁存器可以存储“1”作为第一验证信息dl。此外，具有比第一验证电压vfc1小的阈值电压的存储单元是编程单元而不是强制单元，则第一锁存器可以存储“0”作为第一验证信息dl。
108.第二锁存器可以包括与第二验证电压vfc2对应的第二验证信息dm，作为用于第二强制操作的强制信息。第二验证电压vfc2可以小于第三验证电压vvfy，且大于第一验证电压vfc1。在本技术的示例实施例中，具有大于第二验证电压vfc2且小于第三验证电压vvfy的阈值电压的存储单元可以是将要进行第二强制操作的存储单元，这里称为第二强制单元。换言之，第二存储单元包括将要进行第二强制操作的第二强制单元和将要禁止编程的第三存储单元。当阈值电压大于第二验证电压vfc2时，第二锁存器可以存储“1”作为第二验证信息dm。此外，具有比第二验证电压vfc2小的阈值电压的存储单元是不进行第二强制操作的存储单元，则第二锁存器可以存储“0”作为第二验证信息dm。
109.第三锁存器可以存储与第三验证电压vvfy对应的第三验证信息ds。在本技术的示例实施例中，具有比第三验证电压vvfy大的阈值电压的存储单元可以是禁止单元(inhibiting cell)，这里称为第三存储单元，第三锁存器可以存储“1”作为第三验证信息ds。此外，具有比第三验证电压vvfy小的阈值电压电平的存储单元可以是编程单元(pgm cell)，第三锁存器可以存储“0”作为第三验证信息。换言之，编程单元包括进行正常编程操作的存储单元、第一强制单元和第二强制单元。需要说明的是，第三验证电压vvfy又可以称为编程验证电压vvfy。
110.第一锁存器可以存储用来基于所述第一验证电压vfc1在存储单元之中区分将要进行位线强制操作的存储单元和将要进行禁止编程操作的存储单元的信息，即将要进行正常编程操作的存储单元和将要进行位线强制操作和禁止编程操作的存储单元彼此区分开的区分信息。
111.第二锁存器可以存储用来基于所述第二验证电压vfc2在存储单元之中区分将要
进行第二强制操作的存储单元和将要进行禁止编程操作的存储单元的信息，即即将要进行正常编程操作和第一强制操作的存储单元和将要进行第二强制操作和禁止编程操作的存储单元彼此区分开的区分信息。
112.第三锁存器可以锁存用来基于第三验证电压vvfy在存储单元之中区分将要进行禁止编程操作的存储单元的信息，即将要进行编程操作的存储单元和将要进行禁止编程操作的存储单元彼此区分开来的区分信息。
113.本实施例中，基于第一验证信息、第二验证信息和第三验证信息，可以实现在一次编程过程对不同的存储单元采用两种位线强制操作的编程方式，如此，可以防止存储单元被过编程，从而减小多个存储单元的阈值电压分布的宽度并且改善编程操作的准确性。
114.在一些实施例中，控制逻辑还被配置为：根据第一验证信息、第二验证信息和第三验证信息，将第一位线电压施加到与第一强制单元连接的第一位线，将第二位线电压施加到与第二强制单元连接的第二位线，将禁止编程位线电压施加到与第三存储单元连接的第三位线，将编程电压施加到选择的字线；其中，第一位线电压大于地电压且小于禁止编程位线电压，第二位线电压大于第一位线电压。这里，第一强制单元为第一存储单元中除第二存储单元和第三存储单元以外的存储单元；第二强制单元为第二存储单元中除第三存储单元以外的存储单元。在一些实施例中，控制逻辑还被配置为：根据第一验证信息、第二验证信息和第三验证信息，将正常编程位线电压vprog(例如地电压vgnd)施加到进行正常编程操作的存储单元。这里，禁止编程位线电压vinh可以为电源电压vdd，第一位线电压大于地电压(正常编程位线电压vprog)且小于禁止编程位线电压vinh，第二位线电压大于第一位线电压且小于禁止编程位线电压vinh。
115.在一些实施例中，所述第一强制单元为所述第一存储单元中除所述第二存储单元和所述第三存储单元以外的存储单元；所述第二强制单元为所述第二存储单元中除所述第三存储单元以外的存储单元。
116.在例如ispp的编程过程中，对于某一选中行的存储单元施加一相同的编程电压vpgm进行编程操作时，感测电路可以使用第一验证信息dl、第二验证信息dm和第三验证信息ds来将相应的位线电压施加到相应的存储单元，从而存储单元可以被区分地进行位线强制操作。换言之，本实施例中，对不同的存储单元进行分类编程控制，将存储单元可以分为正常编程单元、将要进行第一位线强制操作的第一强制单元、将要进行第二位线强制操作的第二强制单元和将要进行禁止编程操作的第三存储单元，而使用不同的位线电压对这4类的存储单元进行分类编程控制。
117.在编程操作过程中，除使用禁止编程位线电压vinh(例如vdd)和正常编程位线电压vprog(例如地电压vgnd)两种位线电压外，如果仅增加一种强制位线电压(其大于正常编程位线电压vprog且小于禁止编程位线电压vinh)对多个强制单元执行编程操作，虽然，可以实现编程程度有一定区分度的编程操作，多个存储单元被编程后其阈值电压分布可能还不够窄。因此，本实施例的编程操作中，除使用禁止编程位线电压vinh(例如vdd)和正常编程位线电压vprog(例如地电压vgnd)两种位线电压外，还用第一位线电压和第二位线电压(其都大于正常编程位线电压vprog且小于禁止编程位线电压vinh)，从而对多个存储单元执行编程程度区分度更细的编程操作。
118.在一些实施例中，还可以根据存储单元的验证结果，更新对应的锁存器中存储的
信息。具体而言，根据存储单元的第一验证信息，更新第一锁存器中存储的信息；根据存储单元的第二验证信息，更新第二锁存器中存储的信息；据存储单元的第三验证信息，更新第三锁存器中存储的信息。
119.本技术实施例提供一种验证方法，请参阅图7，图7为本技术实施例提供的一种验证方法的流程示意图，所述验证方法包括：
120.s701，将感测节点预充电至预定初始电压；
121.s702，改变感测时间点以使,感测节点呈现至少三种不同电位；
122.s703，控制第一感测电路、第二感测电路和第三感测电路分别根据感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息。
123.其中，第一验证信息对应的感测节点的电位大于第三验证信息对应的感测节点的电位，第二验证信息对应的感测节点的电位大于第三验证信息对应的感测节点的电位。
124.基于控制信息将感测节点预充电so至预定初始电压后，对感测节点so进行放电，在感测节点so的放电期间改变感测时间点以使感测节点so呈现至少三种不同电位，并基于至少三种不同电位与不同的预设电压进行比较，得到第一验证信息、第二验证信息和第三验证信息。其中，第一验证信息对应的感测节点的电位为第一感测电位；第二验证信息对应的感测节点的电位为第二感测电位；第三验证信息对应的感测节点的电位为第三感测电位。
125.在一个示例中，第一验证信息对应的感测节点的电位大于第二验证信息对应的感测节点的电位；在得到第一验证信息后，将感测节点再次充电至预定初始电压，并改变感测时间点以使感测节点呈现至少两种不同电位，由此，可以得到第二验证信息和第三验证信息。
126.在另一个示例中，第一验证信息对应的感测节点的电位大于第二验证信息对应的感测节点的电位；在得到第二验证信息后，将感测节点再次充电至预定初始电压，并改变感测时间点以使感测节点呈现至少两种不同电位，由此，可以得到第一验证信息和第三验证信息。
127.本技术实施例通过在初始时刻以及第一次感测之后对感测节点进行充电，仅需要两次充电操作即可完成三次验证操作，减少了感测过程中对感测节点的充电次数，节省了验证时间。
128.在一些实施例中，所述改变感测时间点以使所述感测节点呈现至少三种不同电位，包括：将所述感测节点预充电至预定初始电压后，对所述感测节点进行放电，在所述感测节点的放电期间改变感测时间点以使所述感测节点呈现至少三种不同电位；其中，所述第一验证信息对应的所述感测节点的电位为第一感测电位；所述第二验证信息对应的所述感测节点的电位为第二感测电位；所述第三验证信息对应的所述感测节点的电位为第三感测电位。
129.在一些实施例中，所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，包括：将所述第一感测电位与第一预设电压进行比较以得到第一验证信息；其中，若所述第一感测电位大于或等于所述第一预设电压，则第一验证信息用于指示通过了第一验证电压的验证的第一存储单元。
130.在一些实施例中，所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，还包括：将所述第二感测电位与第二预设电压进行比较以得到第二验证信息；其中，若所述第二感测电位大于或等于所述第二预设电压，则第二验证信息用于指示通过了第二验证电压的验证的第二存储单元。
131.在一些实施例中，所述控制第一感测电路、第二感测电路和第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息，还包括：将所述第三感测电位与第三预设电压进行比较以得到第三验证信息；其中，若所述第三感测电位大于或等于所述第三预设电压，则第三验证信息用于指示通过了第三验证电压的验证的第三存储单元。
132.在一些实施例中，第一验证电压小于第二验证电压，第二验证电压小于第三验证电压。
133.在本实施例中，阈值电压大于第一验证电压小于第三验证电压的存储单元为第一强制单元，其中，阈值电压大于第二验证电压小于第三验证电压的存储单元为第二强制单元，阈值电压大于大于第三验证电压的存储单元为禁止单元，不执行编程操作，具体示例请参阅上述装置实施例，在此不再一一赘述。
134.在一些实施例中，根据第一验证信息、第二验证信息和第三验证信息，将第一位线电压施加到与第一强制单元连接的第一位线，将第二位线电压施加到与第二强制单元连接的第二位线，将禁止编程位线电压施加到与第三存储单元连接的第三位线，将编程电压施加到选择的字线；其中，第一位线电压大于地电压且小于禁止编程位线电压，第二位线电压大于第一位线电压。这里，第一强制单元为第一存储单元中除第二存储单元和第三存储单元以外的存储单元；第二强制单元为第二存储单元中除第三存储单元以外的存储单元。
135.在一些实施例中，将所述第一验证信息存储至第一感测电路中的第一锁存器；将所述第二验证信息存储至第二感测电路中的第二锁存器；将所述第三验证信息存储至第三感测电路中的第三锁存器。
136.在一些实施例中，还可以根据存储单元的验证结果，更新对应的锁存器中存储的信息。具体而言，根据存储单元的第一验证信息，更新第一锁存器中存储的信息；根据存储单元的第二验证信息，更新第二锁存器中存储的信息；据存储单元的第三验证信息，更新第三锁存器中存储的信息。
137.在一些实施例中，如图8所示，图8为本技术根据一示例性实施例示出的一种存储器系统的块图。该存储器系统可以应用于移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有储存器的任何其他合适的电子设备。主机801可以是可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。设备802可以是电子设备的存储器系统，具有控制器804和一个或多个存储装置803。
138.在一些实施例中，控制器804耦合到存储装置803和主机801，并且被配置为控制存储装置803。存储装置803(例如，nand闪存存储装置)可以将多于单个位的信息存储到多电平(又被称为状态)中的每个存储器单元中，以便增加存储容量并且降低每位成本。控制器
804可以管理存储在存储装置803中的数据，并且与主机801通信。在一些实施方式中，控制器804被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，控制器804被设计为用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。控制器804可以被配置为控制存储装置803的操作(例如，读取、擦除和编程操作)。控制器804还可以被配置为管理关于存储在或要存储在存储装置803中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，控制器804还被配置为处理关于从存储装置803读取的或者被写入到存储装置803的数据的纠错码(ecc)。控制器804还可以执行任何其他合适的功能，例如，格式化存储装置803。控制器804可以根据特定通信协议与外部设备(例如，主机601)通信。例如，控制器804可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、多媒体卡(mmc)协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、fi rewire协议等。
139.本技术实施例还提供一种存储器系统，包括控制器和上述的存储装置；控制器耦合至存储装置，且用于控制存储装置。
140.存储装置和一个或多个存储装置可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储器系统可以实施并且封装到不同类型的终端电子产品中。
141.在一个示例中，如图9a所示，控制器804和单个存储装置803可以集成到存储器卡900a中。存储器卡900a可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、mini sd、microsd、sdhc)、ufs等。
142.在另一个示例中，如图9b所示，控制器804和多个存储装置803可以集成到ssd900b中。在一些实施方式中，ssd900b的存储容量和/或操作速度大于存储器卡900a的存储容量和/或操作速度。
143.当然，在另一些示例中，存储器系统还可以包括多个存储装置，以及对应的多个控制器，对此不作枚举。
144.本技术所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
145.本技术所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
146.本技术所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
147.在本技术所提供的几个实施例中，应该理解到，所揭露的方法和装置，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个模块或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部
分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
148.上述作为分离部件说明的模块可以是、或也可以不是物理上分开的，作为模块显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络模块上；可以根据实际的需要选择其中的部分或全部模块来实现本实施例方案的目的。
149.另外，在本技术各实施例中的各功能模块可以全部集成在一个处理模块中，也可以是各模块分别单独作为一个模块，也可以两个或两个以上模块集成在一个模块中；上述集成的模块既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。
150.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。