用于混合存储器的系统、方法和装置的制造方法
【专利说明】
[0001] 本申请是申请日为2010年12月10日、申请号为201080054325. 8、发明名称为"用 于混合存储器的系统、方法和装置"的中国发明专利申请的分案申请。
技术领域
[0002] 本发明的实施例总体上涉及集成电路领域，并且更具体地，涉及用于混合存储器 的系统、方法和装置。
【背景技术】
[0003] 由于存储器导致了未来微处理器系统的关键瓶颈，所以对存储器带宽、功率效率 和形状因数的优化变得日益重要。大部分的CPU系统利用基于动态随机存取存储器（DRAM) 的大容量存储器解决方案来提供容量和带宽是常见的。然而，DRAM工艺技术主要是针对容 量和成本进行优化的，却牺牲了带宽和功率效率。另一方面，通常用于CPU的逻辑工艺技术 是针对逻辑密度、功率效率和带宽进行优化的，其缺陷是较高的成本以及较低的存储密度。
【附图说明】
[0004] 在附图的图中，通过示例而非限制的方式示出了本发明的实施例，在附图中，类似 的参考数字指代类似的元件。
[0005] 图1是示出了实施至少一个混合存储设备的计算系统的所选择方面的高级框图。
[0006] 图2示出了混合存储设备的实施例的更详细的视图。
[0007] 图3A示出了包括在混合存储器封装中的层覆盖型（strata-footprint)全混合存 储缓冲器的实施例的侧视图。
[0008] 图3B示出了包括在混合存储器封装中的层覆盖型全混合存储缓冲器的实施例的 俯视图。
[0009] 图4A示出了包括在混合存储器封装中的小覆盖型（small-footprint)局部混合 存储缓冲器的实施例的侧视图。
[0010] 图4B示出了包括在混合存储器封装中的小覆盖型局部混合存储缓冲器的实施例 的分解侧视图。
[0011] 图4C示出了包括在混合存储器封装中的小覆盖型局部混合存储缓冲器的实施例 的俯视图。
[0012] 图5示出了混合存储器封装的可替换实施例的侧视图。
[0013] 图6描述了在每个存储器层或存储器瓦片（tile)中实施的用于在初始化期间能 够动态地进行独立寻址的扫描链逻辑的实施例。
[0014] 图7是混合存储设备中的存储器瓦片的实施例的框图。
[0015] 图8是混合存储设备中的存储缓冲器的实施例的框图。
[0016] 图9示出了利用混合堆叠式存储器的两级存储系统的实施例。
[0017] 图10是利用自适应功率逻辑来优化向混合存储设备输送的功率的过程的实施例 的流程图。
[0018] 图11是利用自适应刷新逻辑来优化向混合存储设备输送的功率的过程的实施例 的流程图。
【具体实施方式】
[0019] 实施例总体上针对用于实施混合存储器的系统、方法和装置。
[0020] 图1是示出了实施至少一个混合存储设备的计算系统的所选择方面的高级框图。
[0021] 示出了计算机系统100。该计算机系统可以是台式计算机、服务器、工作站、膝上型 计算机、手持设备、电视机顶盒、媒体中心、游戏机、（例如车辆中的）集成系统或其他类型 的计算机系统。在若干实施例中，该计算机系统100包括用于将若干部件耦合在一起的系 统板1〇2(S卩，母板）。例如，系统板102能够通过使用导线线路和特定的接口来耦合部件。 系统板102可以向被耦合的部件输送功率。另外，系统板可以提供用于允许多个部件彼此 通信的通信接口。
[0022] 在耦合到系统板102的部件中有一个或多个中央处理单元（CPU)。虽然在许多 实施例中可能存在许多CPU，但是在图1中所示的实施例中，为了清楚起见，仅示出了一个 CPU，即CPU104。CPU104可以是英特尔?公司的CPU或另一品牌的CPU。CPU104包括 一个或多个核。在所示的实施例中，CPU104包括四个核：核A(106)、核B(108)、核C(110) 和核D(112)。在其他实施例中，CPU104可以具有大于或小于图1所示的四个核的多个核。 在许多实施例中，每个核（诸如核A(106))包括内部功能块，诸如一个或多个执行单元、弓丨 退单元、一组通用和专用寄存器等。如果图1中所示的核是多线程的或超线程的，则每个硬 件线程也可以被认为是核。
[0023] CPU104还可以包括一个或多个高速缓存器，诸如高速缓存器114。在未示出的许 多实施例中，实施了除了高速缓存器114之外的额外高速缓存器，其中在存储器与每个核 中的执行单元之间存在多级高速缓存器。在不同的实施例中，可以以不同的方式来分配高 速缓存器。在不同的实施例中，高速缓存器114可以具有许多不同大小中的一个大小。例 如，高速缓存器114可以是8兆字节（MB)高速缓存器、16MB高速缓存器等。另外，在不同的 实施例中，高速缓存器可以是直接映射高速缓存器、全关联高速缓存器、多路组关联高速缓 存器、或者具有其他类型的映射的高速缓存器。每个高速缓存器可以包括在相应CPU中的 所有核之间被共享的一个较大部分，或者可以被划分成若干个分离的功能片（例如，每个 核具有一个片）。每个高速缓存器还可以包括在所有核之间被共享的一个部分以及作为每 个核的单独功能片的若干个其他部分。
[0024] 在许多实施例中，CPU104通信地耦合到一个或多个混合存储设备，诸如116。混 合存储器包括垂直堆叠并至少部分地通过附着在衬底118上的混合存储缓冲器120耦合到 衬底118的多个存储器瓦片布局。在许多实施例中，给定存储器瓦片的基本结构可以是动 态随机存取存储器〇)RAM)的基本结构。
[0025] 混合存储器116设备通过高速（HS)输入/输出链路122(即，互连、总线等）通信 地耦合到CPU104。HS链路122通过HS输入/输出（I/O)接口 124通信地耦合到CPU104。 在不同的实施例中，CPU104和混合存储器116可以通过使用PCI快速接口、全缓冲双列直 插式存储器模块0HMM)接口、可调节存储器接口（SMI)、专有点到点接口（诸如英特尔? 的QuickPath技术）或其他这样的高速接口进行通信。
[0026] 在许多实施例中，链路122可以包括能够传输数据、地址、控制和/或时钟信息的 一个或多个光学导线、金属导线或其他导线（即，线路）。在许多实施例中，所述链路是包括 多条通路的高速串行接口，每条通路在CPU与混合存储器116之间传输分组化的数据。
[0027] 在许多实施例中，CPU104包括用于转换在HS链路122上发送和接收的信息的存 储控制器126。存储控制器126耦合到HSI/O接口 124以获得对链路122的访问。在未示 出的其他实施例中，存储控制器126可以是直接耦合到系统板102或潜在地集成在耦合到 系统板102的另一设备（例如，存储控制器集线器）中的分立设备。
[0028] 为了清楚起见，没有示出通常存在于计算机系统100中的其他的设备。这些设备 可以包括一个或多个额外的CPU、可以允许CPU104耦合到图形和/或通信子系统的高性能 集线器综合体。额外的部件可以包括容纳I/O适配器的一个或多个I/O综合体，所述I/O 适配器用于转换CPU和包括I/O设备的I/O子系统（例如，大容量存储设备、通用串行总线 (USB)设备等）之间的通信。一些I/O设备可以包括用于允许通过直接存储器存取（DMA) 事务来从这种I/O设备直接访问混合存储器116的DMA能力。
[0029] 图2示出了混合存储设备的实施例的更详细的视图。
[0030] 混合存储设备200的结构可以包括许多存储器瓦片，诸如存储器瓦片202。存储器 瓦片202包括至少一个存储器阵列，即瓦片中的每个阵列由比特存储单元栅格构成，每个 存储单元通过列和行解码器进行寻址。存储器瓦片的详细框图在图7中示出，在下文进行 描述。
[0031] 返回到图2,存储器瓦片栅格构成了单个存储器层204。在图2中，存储器层204 由较粗的线特别指示，从而突出了（耦合到存储器衬底208的）混合存储缓冲器206上的 单个级处的所有瓦片。更具体地，存储器层可以包括3D空间（3D空间坐标参照系在图2的 顶部示出）中的X和Y方向上的任意数量的存储器瓦片的栅格。例如，在图2中所示的实 施例中，存储器层（诸如存储器层204)是X方向上的6个瓦片乘以Y方向上的8个瓦片， 每层总共是48个瓦片。
[0032] 在许多实施例中，存在着堆叠在彼此顶部的若干个存储器层。在图2中，在堆叠中 总共有8层。在该堆叠的底部示出的混合存储缓冲器206可以包括若干个形状中的一个形 状。图2中所示的形状是层覆盖型全混合存储缓冲器，其涵盖了与堆叠于其顶部上的存储 器层相同数量的X、Y方向实际面积（realestate)。在许多其他实施例中，混合存储缓冲 器包括紧凑型局部混合存储缓冲器，其在X、Y方向上利用比层覆盖型明显少的空间。局部 混合存储缓冲器在图4A-4C中示出，将在下文中进行描述。
[0033] 关于图2中所示的层覆盖型全混合存储缓冲器206,在瓦片的每一垂直列（诸如 突出的列X0,Y7(用虚线示出））的下面，存在着存储缓冲器（MB)瓦片，诸如MB瓦片212。 MB瓦片包括用于与该MB瓦片对齐的特定列中的存储器瓦片的缓冲器功能。在许多实施例 中，为了访问整个存储器瓦片列（例如，列210)，一组硅通孔（TSV)(诸如TSV214)穿过该 列中的每个相应层中的每个瓦片。图8示出了混合存储缓冲器功能块的详细框图，将在下 面进一步详细描述该图。
[0034] 在许多不同的实施例中，存储器衬底208可以由许多类型的衬底布局中的一种构 成，虽然为了有助于讨论的清楚性没有描述衬底的具体示例性布局。
[0035] 图3A示出了包括在混合存储器封装中的层覆盖型全混合存储缓冲器的实施例的 侧视图。
[0036] 在一些实施例中，全混合存储缓冲器300通过S到SEC304耦合到封装衬底302。 另外，在一些实施例中，S到SEC304可以包括球栅阵列（BGA)。在未示出的其他实施例 中，可以存在着被利用的另一种类型的耦合机制（例如，针栅阵列（PGA))。
[0037] 存储器层直接堆叠在彼此的顶部。在图3A中所示的实施例中，在堆叠中存在4个 存储器层：存储器层306、308、310和312。在许多实施例中，利用接合材料将每个存储器层 接合到所述堆叠上的下一存储器层。全混合存储缓冲器通过使用TSV314和316耦合到每 个存储器层。TSV314和316具有输送功率和信息的能力（S卩，各个TSV可以从全混合存储 缓冲器向存储器层306-312输送数据、地址、时钟和控制信号，以及从存储器层306-312向 全混合存储缓冲器输送数据）。
[0038] 全混合存储缓冲器300可以部分地由于全混合存储缓冲器300的大小而完全控制 对每个存储器层306-312的功率输送。例如，一些硅到衬底（S到S)电连接（EC) 304是功 率输送线。在一些实施例中，S到SEC304包括焊接凸点，虽然在其他实施例中它们可以 包括其他连接技术。由于从封装衬底302穿过S到SEC304的每条线到达全混合存储缓 冲器300，所以该存储缓冲器可以实施用于开启并给包括层堆叠在内的整个设备、给各个存 储器层或者甚至可能给给定存储器层内的各个瓦片供电的功率选通方案。
[0039] 在其他