双胞胎存储单元的制作方法
【技术领域】
[0001]本发明属于集成电路技术领域，具体涉及一种静态随机存储器(Static RandomAccess Memory, SRAM)单元。
【背景技术】
[0002]存储器作为芯片的重要组成部分，通常占有芯片的大部分面积，主导着芯片的主要性能和功耗，尤其是随着工艺技术的进步，其所占的比例越来越大。虽然先进的工艺技术给存储器带来了密度和性能的提升，但同时也导致了更大的功耗消耗，尤其是静态功耗。因此，降低功耗成为存储器设计的首要问题。特别是对于那些靠电池进行工作的电子产品，如医疗器件，无线传感器，手机，手提电脑等便携式器件，它们对功耗消耗有着严格的约束，更为迫切需要低功耗的存储器。
[0003]降低电源电压是减少功耗消耗最直接且最有效的方法，因为动态功耗与电源电压VDD的平方成正比，而漏电流功耗则与VDD成指数关系。传统的6管(6 Transistors, 6T)SRAM，由于其存储单元内部读、写约束的存在，使得它很难在低于0.7伏的电压下工作。因此，设计都们采用各种读、写辅助电路来提高6TSRAM的最小工作电压(Vmin)。例如，作者 H.Pilo 于 2006 年在会议“Symposium on VLSI Technology” 中发表“An SRAM designin 65-nm and 45-nm technology nodes featuring read and write—assist circuitsto expand operating voltage”，提出了一种虚拟单元地的方法来降低SRAM的最小操作电压。作者 Y.H.Chen 于 2008 年在会议“Symposium on VLSI Technology” 中发表“A0.6-V 45-nm adaptive dual-rail SRAM compiler circuit design for lower VDDminVLSIs”，提出了一种自适应的双轨电压策略，使得6TSRAM的最小工作电压降至0.6V。作者0.Hirabayashi 于 2009 年在‘‘IEEE Internat1nal Solid-State Circuits Conference(ISSCC)，，会议上发表 “process-variat1n-tolerant dual-power-supply SRAM with0.179~mm2 cell in 40_nm CMOS using level-programmable wordline driver，，，提出了一种自举或自降字线电压策略，使得6TSRAM更易适合低压下工作。作者S.Mukhopadhyay于2011 年在杂志“Transact1n on VLSI，，中发表“SRAM write-ability improvement withtransient negative bitline voltage”，提出了一种负位线电压辅助方法，有效的改善了6TSRAM的最小工作电压。但是，无论采用何种读、写辅助电路都无法将6TSRAM的最小工作电压降至亚阈值电压下。尤其在更为先进的工艺中，工艺偏差和器件参数的不匹配更为严重，这使得6T SRAM的最小工作电压进一步降级。
[0004]所以，设计者们更为偏向采用先进的存储单元结构来进行低功耗的SRAM设计。
【发明内容】
[0005]本发明的目的在于提供一种能够在亚阈值电压下工作的双胞胎存储单元。
[0006]本发明提供的双胞胎存储单元，包括:
一对结构完全相同的非对称6管存储单元。第一个非对称6管存储单元由一对反相器和两个传输NMOS管组成。其中，反相器I与反相器2首尾相连，构成第一对存储核心，而反相器I的输入与输出则作为第一对存储核心的两个存储结点(即存储结点I与存储结点2) ο并且反相器I的电源、地分别与全局电源和全局地相连，而反相器2的电源、地则分别与全局电源和虚拟地结点相连。第一个传输管的源极与存储结点I相连，漏极与位线BL相连，而栅极则与第一条字线WLO相连。第二个传输管的源极与存储结点2相连，漏极与互补位线BLB相连，而栅极则与第一条写字线WffLO相连。第二个非对称6管存储单元同样也由一对反相器和两个传输NMOS管组成。其中，反相器3与反相器4首尾相连，构成第二对存储核心，而反相器3的输入与输出则作为第二对存储核心的两个存储结点(即存储结点3与存储结点4)。并且反相器3的电源、地分别与全局电源和全局地相连，而反相器4的电源、地则分别与全局电源和虚拟地结点相连。第三个传输管的源极与存储结点3相连，漏极与位线BL相连，而栅极则与第二条字线WLl相连。第四个传输管的源极与存储结点4相连，漏极与互补位线BLB相连，而栅极则与第二条写字线WffLl相连。
[0007]一个共享的读NMOS管。其中，读晶体管的漏极与虚拟地结点相连，源极与全局地相连，而栅极则与共享读字线RWL相连。
[0008]本发明中，存储单元有2对存储结点，每个非对称的6管存储单元都有各自的全局字线WL和写字线WWL，并且它们共享一对互补的位线BL和BLB，一个读NMOS管及一条读字线；当存储单元进行读、写操作时，只有一对存储结点的数据被读、写。
[0009]本发明中，当存储单元处于保持状态时，所有的全局字线WL与写字线WffL处于低电平，而共享读字线RWL、位线BL和BLB则处于高电平。
[0010]本发明中，当存储单元进行写操作时，其中一个非对称的6管存储单元的字线WL与写字线WffL跳变为高电平，读字线RWL则保持为高电平，数据从位线BL和BLB写入这对存储结点。
[0011]本发明中，当存储单元进行读操作时，其中一个非对称的6管存储单元的字线WL跳变为高电平，写字线WWL保持为低电平，而读字线RWL则跳变为低电平，数据通过第一传输管和第一反相器，或第三传输管和第三反相器，将数据读取到位线BL上。
[0012]本发明具有较高的读、写稳定性，拥有很小的面积，并且能在亚阈值电压下工作。
【附图说明】
[0013]图1是本发明的电路结构示意图。
[0014]图2是本发明读“O”电路操作示意图。
[0015]图3是本发明读“I”电路操作示意图。
[0016]图4是本发明版图结构示意图。
[0017]图5是本发明阵列版图结构示意图。
【具体实施方式】
[0018]本发明描述了一种能够在亚阈值电压下工作的双胞胎存储单元，以下阐述本发明的设计思想及实例。
[0019]图1所示为本发明实现的双胞胎存储单元电路结构。它总共由三部分组成，两个结构相同的非对称6管存储单元210、220，和一个读辅助管230。其中第一个非对称6管存储单元210由一对反相器240、250，及两个传输NMOS管216和217组成。其中，反相器240与反相器250首尾相连，构成第一对存储核心，结点211A与211B为存储单元的第一对存储结点。并且反相器240的电源、地分别与全局电源和全局地相连，而反相器250的电源、地则分别与全局电源和虚拟地结点231相连。传输管216的源极与存储结点211A相连，漏极与位线BL相连，而栅极则与第一条字线WLO相连。传输管217的源极与存储结点21IB相连，漏极与互补位线BLB相连，而栅极则与第一条写字线WffLO相连。第二个非对称6管存储单元220同样也由一对反相器260、270，和两个传输NMOS管226、227组成。其中，反相器260与反相器270首尾相连，构成第二对存储核心，而结点221A、221B为存储单元的第二对存储结点。并且反相器260的电源、地分别与全局电源和全局地相连，而反相器270的电源、地则分别与全局电源和虚拟地结点231相连。传输管226的源极与存储结点221A相连，漏极与位线BL相连，而栅极则与第二条字线WLl相连。传输管227的源极与存储结点221B相连，漏极与互补位线BLB相连，而栅极