双端口sram结构的制作方法
【技术领域】
[0001]本发明涉及集成电路技术领域，特别涉及一种双端口 SRAM结构。
【背景技术】
[0002]静态随机存取存储器(SRAM)嵌入到几乎所有的大规模集成电路(VLSI)中，并且在要求高速、高集成度、低功耗、低电压、低成本、短周期的应用中起到了关键性的作用。嵌入式SRAM相比动态随机存取存储器(DRAM)等其它嵌入式半导体存储器能够提供更快的访问速度，所以在高端应用中占据着统治地位。
[0003]静态噪声容限(SNM)为评估SRAM存储单元的参数之一,是指存储单元所能承受的最大直流噪声信号的幅值，若超过这个值，存储结点的数据会发生误反转，它是衡量存储单元抗干扰能力的一个重要参数。可见，S匪表示被存储在存储单元中的数据的稳性。随着S匪值的增加，存储单元的数据保持操作变得更稳定，然而，相反，将相反数据写入存储单元也变得更困难。SRAM性能需要在SW与写噪声容限(WNR)之间做取舍。然而，随着SRAM工艺尺寸的缩小，单元面积显著缩小，因而电源电压(VDD)越来越小，进而导致噪声容限(S^)和写噪声容限(WNR)不断变糟。此外，上述工艺尺寸的缩小也会导致读电流越来越小，这会导致高速运行下的SRAM读取失败。上述问题都对SRAM单元设计提出了新的挑战。
[0004]针对上述问题，现有技术也有一些方案提出。例如，采用双端口的SRAM替换单端口的SRAM以增大读电流，同时改善噪声容限。
[0005]然而，随着SRAM工艺尺寸的进一步缩小，现有的双端口的SRAM增大读电流和改善噪声容限幅度有限，已无法满足需求。
【发明内容】
[0006]本发明解决的是改善现有双端口 SRAM的读电流和噪声容限。
[0007]为解决上述问题，本发明提供一种双端口 SRAM结构，包括:
[0008]第一反相器与第二反相器，所述第一反相器包括第一上拉PMOS管和第一下拉NMOS管，所述第二反相器包括第二上拉PMOS管和第二下拉NMOS管，所述第一反相器具有第一存储结点，所述第二反相器具有第二存储结点；
[0009]与所述第一存储结点相连的第一传输晶体管与第二传输晶体管，与所述第二存储结点相连的第三传输晶体管与第四传输晶体管，所述第一传输晶体管与第三传输晶体管对应第一端口，所述第二传输晶体管与第四传输晶体管对应第二端口 ；
[0010]其中，所述第一传输晶体管的有源区、第一下拉NMOS管的有源区和第二传输晶体管的有源区物理上相接；所述第三传输晶体管的有源区、第二下拉NMOS管的有源区和第四传输晶体管的有源区物理上相接。
[0011]可选地，所述第一下拉NMOS管的有源区与第一传输晶体管的有源区物理上相接，所述第一下拉NMOS管的有源区延伸至与第二传输晶体管的有源区物理上相接。
[0012]可选地，所述第二下拉NMOS管的有源区与第三传输晶体管的有源区物理上相接，所述第二下拉NMOS管的有源区延伸至与第四传输晶体管的有源区物理上相接。
[0013]可选地，所述第一传输晶体管为NMOS管。
[0014]可选地，所述第二传输晶体管为NMOS管。
[0015]可选地，所述第三传输晶体管为NMOS管。
[0016]可选地，所述第四传输晶体管为NMOS管。
[0017]可选地，所述第一存储结点与第二存储结点的读取过程中，所述第一传输晶体管与第三传输晶体管打开。
[0018]可选地，所述第一存储结点与第二存储结点的读取过程中，所述第二传输晶体管与第四传输晶体管打开。
[0019]可选地，所述第一存储结点的读取过程中，所述第一传输晶体管、第三传输晶体管、第二传输晶体管和第四传输晶体管同时打开。
[0020]与现有技术相比，本发明的技术方案具有以下优点:
[0021]通过将第一端口第一传输晶体管的有源区与第二端口第二传输晶体管的有源区、以及两传输晶体管连接的反相器中第一下拉NMOS管的有源区使三者在物理上相接，换言之，拉大了第一下拉NMOS管的有源区宽度，增大了第一下拉NMOS管的饱和电流，即增大了在读操作中的下拉电流；类似地，将第一端口第三传输晶体管的有源区与第二端口第四传输晶体管的有源区、以及两传输晶体管连接的反相器中第二下拉NMOS管的有源区使三者在物理上相接，换言之，拉大了第二下拉NMOS管的有源区宽度，增大了第二下拉NMOS管的饱和电流，即增大了在读操作中的下拉电流，不论是单靠某一端口的传输晶体管读取存储结点数据，还是同时打开两端口的传输晶体管读取数据，都可以加大读取电流，提高读操作中的抗噪声能力，即提高了噪声容限。
[0022]可选方案中，若所述第一下拉NMOS管的有源区与第一传输晶体管的有源区物理上相接，则延伸所述第一下拉NMOS管的有源区至与第二传输晶体管的有源区物理上相接；若所述第一下拉NMOS管的有源区与第二传输晶体管的有源区物理上相接，则延伸所述第一下拉NMOS管的有源区至与第一传输晶体管的有源区物理上相接。上述方案提供了一种增大第一下拉NMOS管有源区宽度的方法，使得第一存储结点相连的三个晶体管有源区共用。
[0023]可选方案中，若所述第二下拉NMOS管的有源区与第三传输晶体管的有源区物理上相接，则延伸所述第二下拉NMOS管的有源区至与第四传输晶体管的有源区物理上相接；若所述第二下拉NMOS管的有源区与第四传输晶体管的有源区物理上相接，则延伸所述第二下拉NMOS管的有源区至与第三传输晶体管的有源区物理上相接。上述方案提供了一种增大第二下拉NMOS管有源区宽度的方法，使得第二存储结点相连的三个晶体管有源区共用。
【附图说明】
[0024]图1是本发明实施例提供的双端口 SRAM结构电路图；
[0025]图2是本发明实施例提供的双端口 SRAM结构的集成电路布图俯视图；
[0026]图3是本发明实施例提供的双端口 SRAM结构的有源区不意图；
[0027]图4是图3结构上制作栅极后的结构示意图；
[0028]图5是图4结构上制作导电插塞后的结构示意图；
[0029]图6是图5结构上制作金属互连结构的金属层后的结构示意图；
[0030]图7是第一端口打开进行读操作情况下，本实施例中的SRAM结构与对比试验的SRAM结构的蝶形曲线；
[0031]图8是第一端口与第二端口同时打开进行读操作情况下，本实施例中的SRAM结构与对比试验的SRAM结构的蝶形曲线。
【具体实施方式】
[0032]如【背景技术】中所述，现有的现有双端口 SRAM的读电流和噪声容限较小。针对上述技术问题，本发明通过将第一端口第一传输晶体管的有源区与第二端口第二传输晶体管的有源区、以及两传输晶体管连接的反相器中第一下拉NMOS管的有源区三者在物理上相接，换言之，拉大了第一下拉NMOS管的有源区宽度，增大了第一下拉NMOS管的饱和电流，即增大了在读操作中的下拉电流；类似地，将第一端口第三传输晶体管的有源区与第二端口第四传输晶体管的有源区、以及两传输晶体管连接的反相器中第二下拉NMOS管的有源区三者在物理上相接，换言之，拉大了第二下拉NMOS管的有源区宽度，增大了第二下拉NMOS管的饱和电流，即增大了在读操作中的下拉电流，不论是单靠某一端口的传输晶体管读取存储结点数据，还是同时打开两端口的传输晶体管读取数据，都可以加大读取电流，提高噪声容限。
[0033]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0034]图1所示是本发明实施例提供的双端口 SRAM结构电路图，图2是图1中电路对应的SRAM结构的集成电路布图俯视图。参照图1与图2所示，双端口 SRAM结构，包括:
[0035]第一反相器与第二反相器，所述第一反相器包括第一上拉PMOS管PUl和第一下拉NMOS管roi，所述第二反相器包括第二上拉PMOS管PU2和第二下拉NMOS管Η)2，所述第一反相器具有第一存储结点(未标示)，所述第二反相器具有第二存储结点(未标示);
[0036]与所述第一存储结点相连的第一传输晶体管PGl与第二传输晶体管PG2，与所述第二存储结点相连的第三传输晶体管PG3与第四传输晶体管PG4，所述第一传输晶体管PGl与第三传输晶体管PG3对应第一端口 Port-A，所述第二传输晶体管PG2与第四传输晶体管PG4对应第二端口 Port-B ；
[0037]其中，所述第一传输晶体管PGl的有源区、第一下拉NMOS管TOl的有源区和第二传输晶体管PG2的有源区物理上相接；所述第三传输晶体管PG3的有源区、第二下拉NMOS管TO2的有源区和第四传输晶体管PG4的有源区物理上相接。
[0038]为了清楚显示图2中的SRAM结构各晶体管之间的连接情况，本实施例提供了 SRAM结构的制作方法。
[0039]具体地，参照图3所示，首先提供衬底，在衬底上制作各阱区，分别对应各晶体管的有源区10。其中包括两个U型有源区101、102，有源区101用于形成第一传输晶体管PG1、第一下拉NMOS管roi以及第二传输晶体管PG2的源漏区；有源区102用于形成第三传输晶体管PG3、第二下拉NMOS管TO2以及第四传输晶体管PG4的源漏区。此外，还包括用于形成第一上拉PMOS管PUl源漏区的有源区103以及用于形成第二上拉PMOS管PU2源漏区的有源区104。
[0040]可以理解的是，在读操作过程中，下拉晶体管ro1、PD2的饱和电流与该晶体管的有源区宽度W (晶体管栅极的宽度，Width)成正比，因而增大下拉晶体管ro1、H)2的有源区宽度，即可增大该下拉晶体管ro1、PD2在读操作中的读电流，提高S匪。此外，SRAM结构中两反相器的不匹配率与下拉晶体管有源区宽度的开方成反比，因而，增大下拉晶体管有源区宽度，可以减小SRAM结构中两反相器的不匹配率，提高SRAM结构的成品率。
[0041]在具体实施过程中，为了减小SRAM结构的面积，若第一下拉NMOS管PDl的有源区与第一传输晶体管PGl的有源区已经在物理上相接，而非通过在各自有