一种sram灵敏放大器电路设计的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种SRAM的灵敏放大器电路设计。
【背景技术】
[0002]静态随机存储器(Static Random Access Memory，简称SRAM)，具有无需刷新，使用方便，速度快等优点，广泛用作计算机内存或CPU高速缓存等。作为计算机，智能手持设备，汽车电子等产品中必不可少的组成部分，SRAM正向着高密度，大容量，高速度，低功耗的方向不断发展。
[0003]SRAM电路中，一条位线上往往会连接几百个甚至上千个存储单元，因而位线电容很大。而为了使芯片整体尺寸较小，单个存储单元的尺寸必须做的很小，使得单个存储单元的驱动能力非常有限，导致位线读信号BL_RD和BLB_RD的变化非常缓慢。为了提高读出速度，采用灵敏放大器，使得位线上只要建立起一定的电压差就可以，无需降低到逻辑低电平时，就可以读出数据，将显著提高SRAM读出速度；目前常用的SRAM灵敏放大器主要分为运算放大器型，锁存器型和交叉耦合型和三种。
[0004]运放型灵敏放大器，具有放大倍数大，灵敏度高的优点，但其速度较慢，存取时间较长，同时由于运放型灵敏放大器双端输入单端输出，因此需要成对使用，占用大量版图面积。
[0005]锁存型灵敏放大器采用两个CMOS反相器对相互对接形成锁存器的形式构成，如图1所示，其输出电平能够达到全摆幅。但是电路灵敏度较低，同时直接将位线读信号作为输出信号，增大了位线读信号的电压变化，降低了速度，同时需要对带有大电容负载的读信号进行放电，也增大了电路的动态功耗。
[0006]交叉耦合型灵敏放大器采用2个PMOS管和2个NMOS管交叉耦合构成，利用正反馈实现放大功能，如图2所示，RD_S信号为高时，放大器开始工作，假设BL_RD保持高电平不变，BLB_RD被下拉一定摆幅，则NMOS管103的等效电阻要大于NMOS管102的等效电阻，因而DATA的下降速度小于DATAB的下降速度，通过正反馈结构，使得DATA的电位越来越高，DATAB的点位越来越低，最终分别达到逻辑I和逻辑0，实现放大。
[0007]因此交叉耦合型灵敏放大器具有速度快，结构简单的优点；但由于RD_S信号为高时，BLB_RD只能被下拉一定的摆幅，此时103仍处于导通状态，使得DATA的电压并不能达到VDD，同时也产生了一定的功耗。
[0008]因此，希望提出一种读出速度较快的改进型STRONG ARM型锁存器型灵敏放大器。
【发明内容】
[0009]本发明提供了一种改进型的交叉耦合型灵敏放大器电路，该电路包括以下结构:
[0010]两个PMOS管，分别为第一 PMOS管和第二 PMOS管；
[0011]五个NMOS管，分别为第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；
[0012]其中，第一 PMOS管的源极和衬底接电源电压vdd，栅极接第二输出信号DB，漏极接第一输出信号DA ；
[0013]第二 PMOS管的源极和衬底接电源电压vdd，栅极接第一输出信号DA，漏极接第二输出信号DB ；
[0014]第一 NMOS管的源极接第五NMOS管的漏极，漏极接第一输出信号DA，栅极接第二输出信号DB ；
[0015]第二 NMOS管的源极接第五NMOS管的漏极，漏极接第一输出信号DA，栅极接第一输入信号BLB ；
[0016]第三NMOS管的源极接第五NMOS管的漏极，漏极接第二输出信号DB，栅极接第二输入信号BL ；
[0017]第四NMOS管的源极接第五NMOS管的漏极，漏极接第二输出信号DB，栅极接第一输出信号DA ；
[0018]第五NMOS管的源极接地，栅极接控制信号SEN ;
[0019]第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管的衬底均接地。
[0020]与现有技术相比，采用本发明提供的技术方案具有如下优点:通过增加两个NMOS管，进一步增加了正反馈能力，有利于提高电荷泄放速度，从而加快了灵敏放大器的读出速度。
【附图说明】
[0021]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
[0022]图1为现有技术的抗锁存器型灵敏放大器电路结构图；
[0023]图2为现有技术的交叉耦合灵敏放大器电路结构图；
[0024]图3为根据本发明的实施例的改进型的交叉耦合灵敏型灵敏放大器图。
[0025]图4为根据本发明的实施例的改进型的交叉耦合灵敏型灵敏放大器的工作波形示意图
【具体实施方式】
[0026]下面详细描述本发明的实施例。
[0027]所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的器件和结构的例子，但是本领域普通技术人员可以意识到其他器件的可应用于性和/或其他结构的使用。
[0028]本发明提供了一种改进型交叉耦合型灵敏放大器电路。下面，将通过本发明的一个实施例对图3所示的改进型交叉耦合型灵敏放大器进行具体描述。如图3所示，本发明所提供的改进型交叉耦合型灵敏放大器电路包括:
[0029]七个MOS管，包括两个PMOS管和五个NMOS管，本发明电路所采用的MOS管均采用常规的集成电路工艺制造，对工艺条件没有特殊要求，与其他电路结构的加工工艺完全兼容。因此易于集成在其他集成电路设计中。
[0030]其中两个PMOS管分别为第一 PMOS管100和第二 PMOS管101。五个NMOS管，分别为第一 NMOS管102、第二 NMOS管103、第三NMOS管104、第四NMOS管105和第五NMOS管106。优选的，第一 PMOS 管 100、第二 PMOS 管 101、第一 NMOS 管 102、第二 NMOS 管 103、第三NMOS管104、第四NMOS管105的栅长相同，进一步的栅长都为0.35微米，第一 PMOS管100和第二 PMOS管101的栅宽相同，进一步的都为4微米，第一 NMOS管102和第四NMOS管105的栅宽相同，进一步的都为I微米，第二 NMOS管103和第三NMOS管104的栅宽相同，进一步的都为I微米。本发明所述栅长、栅宽