存储器感应放大器电压调制的制作方法
【技术领域】
[0001]本发明的实施例一般涉及电子装置领域，并且更具体地说，涉及存储器感应放大器电压调制。
【背景技术】
[0002]诸如动态随机存取存储器(DRAM)等计算机存储器可包括在读取存储器单元的内容时使用的感应放大器。在常规DRAM体系结构中，称为主要感应放大器(PSA)的感应放大器连接到由DRAM内部逻辑控制的DRAM内部电源轨道和DRAM内部发电。
[0003]然而，在此类存储器体系结构中，感应放大器的行为由系统体系结构确立。确立的电压通常不基于工作负载因素而改变，并且不可从存储器装置外访问。为此，DRAM内部电源轨道感应放大器的电压电平一般不处在将最好地服务于有效操作的电平，或者将最好地保护电路元件免受在存储器的操作中可形成的电流短路的电平。
【附图说明】
[0004]在附图中，本发明的实施例以示例方式而不是限制方式示出，图中，相似的标号表示类似的元件。
[0005]图1是带有感应放大器电压调制的三维堆叠存储器装置的一实施例的图示；
图2是提供感应放大器电压的调制的存储器的一实施例的图示；
图3是用于包括用于感应放大器的高和低压轨道的电压调制的设备或系统的一实施例的定时操作的图示；
图4是对于提供用于感应放大器电压的调制的设备，用于低泄漏校准的过程的一实施例的图示；
图5是通过为每个行激活启用快速PSA感应，在存储器的操作中用于按需时延加速的过程的一实施例的图示；
图6是包括感应放大器电压的调制的设备或系统的一实施例的图示；以及图7是提供用于感应放大器电压的调制的计算系统的一实施例。
【具体实施方式】
[0006]本发明的实施例一般涉及存储器感应放大器电压调制。
[0007]在本文中使用时:
“3D堆叠存储器”(其中，3D指示三维)或“堆叠存储器”指包括一个或更多个耦合的存储器层、存储器封装或其它存储器元件的计算机存储器。存储器可垂直堆叠或水平(如并排)堆叠，或者包含耦合在一起的存储器元件。具体而言，堆叠存储器DRAM装置或系统可包括具有多个DRAM晶片层的存储器装置。堆叠存储器装置也可包括在本文中可指系统层或元件的装置中的系统元件，其中，系统层可包括诸如CPU (中央处理单元)、存储器控制器和其它有关系统元件等元件。系统层可包括芯片级系统(SoC)。在一些实施例中，逻辑芯片可以是应用处理器或图形处理单元(GPU)。
[0008]包括堆叠存储器装置或其它DRAM的计算机DRAM存储器可包括提供用于感应存储器内容的主要感应放大器。感应放大器一般与高压轨道(PSA_high_rail)和低压轨道(PSA_low_rail)耦合，其中，高压轨道比低压轨道处在更高的电压电位。
[0009]在堆叠DRAM装置(如与宽I/O标准(2011年12月的JEDEC标准JESD229宽I/O单数据率)兼容的存储器装置)中，存储器栈中的一个或更多个DRAM晶圆(或晶片)可与诸如芯片级系统(SoC)晶片等系统元件堆叠在相同封装中。堆叠存储器可利用硅通孔(TSV)制造技术，其中，通过硅晶片产生通孔以提供通过存储器栈的信号和电源路径。
[0010]堆叠存储器装置可包括系统芯片和一个或更多个DRAM芯片，DRAM芯片形成与系统芯片耦合的存储器层。每个存储器层可包括存储器的多个块片(或部分)。堆叠存储器装置可包括多个沟道，其中，沟道可包括块片列，如存储器装置的每层中的块片。在一些实施例中，存储器装置可以是与宽I/o标准兼容的存储器装置。
[0011]在计算机存储器中，在从存储器读取数据时利用感应放大器，感应放大器包括一定数量的晶体管。在一些实施例中，存储器包括对用于主要感应放大器的存储器内部电压的访问。在一些实施例中，用于主要感应放大器的DRAM阵列内部PSA_high和PSA_low电压轨道在外部显露以允许对感应放大器操作和电源使用进行控制。在一些实施例中，DRAM内部PSA电压轨道由随着时间控制每个轨道的电压值和此类电压值相互的关系的控制和调谐引擎访问。
[0012]在一些实施例中，可控制用于随着时间控制DRAM PSA电压的值的设备、系统或方法，以便控制和平衡存储器感应过程的速度和电源效率。在一些实施例中，可调整感应过程以避免短路电流和寄生电容的不必要加载。例如，感应放大器的操作可包括提升阶段，其中，高轨道电压处在比正常电平更高的电平，并且低轨道电压处在比正常电平更低的电平，以便提升操作速度。在一些实施例中，操作可还包括保护阶段，其中，增大低轨道电压以便防止或减轻通过感应放大器晶体管的短路电流情况，如在NFET和PFET元件在开路的情况期间。
[0013]在一些实施例中，控制和调谐引擎是存储器的一部分。在一些实施例中，控制和调谐引擎是在存储器外部并且与存储器交互的存储器控制器的一部分，如与装置的DRAM侧上电源选通晶体管交互的外部存储器控制器芯片。在一些实施例中，控制和调谐引擎提供用于随着时间的高和低轨道电压的调制。在一些实施例中，控制和调谐引擎提供用于对高和低轨道电压的独立控制，使得例如可在第一时间点修改低轨道电压，并且可在第二时间点修改高轨道电压，第一和第二时间点不同。
[0014]在一些实施例中，设备、系统或方法包括用于以下所述的元件:
(I)链接DRAM主要感应放大器电压的调制与由DRAM的存储器控制器掌控的电压控制器引擎，其中，存储器控制器在DRAM的逻辑晶片上托管。
[0015](2)随着时间独立调制更高和更低轨道电压，以调整在此电压之间的关系，获得改进的工作负载相关PSA感应行为并且防止通过感应放大器晶体管的短路电流。
[0016]图1是带有感应放大器电压调制的3D堆叠存储器装置的一实施例的图示。在此图示中，诸如宽I/O存储器装置等3D堆叠存储器装置100包括系统层或其它元件115。系统元件115与在本文中也称为存储器栈的一个或更多个DRAM存储器晶片层105耦合。在一些实施例中，系统元件115可以是SoC (芯片级系统)或其它类似元件。在此图示中，DRAM存储器晶片层包括四个存储器晶片层。然而，实施例不限于在存储器栈中任何特定数量的存储器晶片层。每个晶片层包括与堆叠存储器结构有关的元件，例如包括温度补偿自刷新(TCSR)电路以解决热问题，其中，TCSR和模式寄存器可以是装置的管理逻辑的一部分。
[0017]在其它元件中，系统元件115可包括用于存储器栈105的存储器控制器150，如宽I/o存储器控制器。在一些实施例中，可能除存储器栈的顶部(或最外部)存储器晶片层外，每个存储器晶片层包括多个TSV 120以提供通过存储器晶片层的信号和电源路径。而为便于说明，图1中提供了少量的TSV，但实际数量的TSV将更大得多。
[0018]在一些实施例中，存储器装置100包括感应放大器电压的调制。在一些实施例中，感应放大器电压的调制包括高和低压轨道值的独立变化。在此图示中，DRAM层包括主要感应放大器170，其中，向外部控制显露调制用于主要感应放大器170的高和低压轨道的节点。在一些实施例中，系统层115包括电源元件，如切换以随着时间应用不同的高和低轨道电压到主要感应放大器160的节点的晶体管。在一些实施例中，电源元件由感应放大器电压控制引擎155控制。在一些实施例中，控制引擎155是存储器控制器150的一部分。
[0019]图2是提供感应放大器电压的调制的存储器的一实施例的图示。在一些实施例中，存储器装置200包括有第一 DRAM晶片210的一个或更多个DRAM晶片和与DRAM晶片耦合的逻辑晶片260。在一些实施例中，存储器装置200是堆叠存储器装置，包括存储器栈中的多个存储器晶片，如图1所示的存储器栈。
[0020]在一些实施例中，DRAM晶片210包括通过由列选择(CSL)切换的晶体管，耦合到比特线对(例如，折叠式比特线体系结构中的比特线240比特线#242)的比特线本地数据(LDQ)开关212。DRAM还包括主要感应放大器220，放大器220包括四个感应放大器晶体管，感应放大器晶体管是第一 η沟道MOS场效晶体管(NFET) 223、第二 NFET 224、第一 ρ沟道MOS场效晶体管(PFET) 225和第二 PFET 226。在一些实施例中，主要感应放大器220包括第一显露电源节点PSA_low_rail 221和第二显露电源节点PSA_high_rail 222，此类电源节点向逻辑元件显露以控制轨道电压。在一些实施例中，第一电源节点221和第二电源节点222提供了调整用于主要感应放大器的电压轨道值的途径。DRAM晶片还包括均衡器230以便在每个PSA感应操作前要求的比特线预充电操作期间连接比特线和Vequalize_raiI。
[0021]在一些实施例中，逻辑晶片260包括感应放大器电压控制引擎270(在本文中可称为控制引擎)，其中，控制引擎270用于通过一个或更多个电压的应用，掌控用于主要感应放大器的电源轨道的连接。在一些实施例中，电压可包括示为VlowO和Vlowl的多个低轨道电压值、示为VhighO和Vhighl的多个高轨道电压值。
[0022]在一些实施例中，控制引擎可包括多个信号线以切换多个晶体管或其它开关，以便应用任何低轨道电压到节点PSA_low_rail 221和任何高轨道电压到节点PSA_high_ra