于η个位线选择器χ〈1>-χ〈η>连接，每个位线选择器是一个选择开关；η个位线选择器相连在一起并与位线限流器y连接，这个位线限流器的另一端通过数据线dl与一个数据电流源q连接，电流源另一端连接STT-RAM存储模块通用电压源VDD。图2中字地址译码控制信号WLN〈1>到WLN〈m>通过字线wl〈l>到wl〈m>控制对应相连的存储单元‘I’，列地址译码控制信号CS〈1>到CS〈n>连接到对应的位线选择开关x〈l>到x〈n>从而控制相应的位线bl〈l>到bl〈n>，限流信号CLMP通过控制位线限流器y控制数据线dl上的电流大小，信号CLMP的电压在OV到VDD之间，取决于控制数据线dl上的所需电流的大小；读操作控制信号RDCTL连接可控电流源q的控制端k来控制是否允许电流源产生读出电流通过数据线dl。
[0045]图3显示的是参考信号产生器:图3 (a)是高磁阻值参考信号产生器，图3 (b)是低磁阻值参考信号产生器。两个参考信号产生器有相同的电路结构。每个参考信号产生器有m个参考单元2与参考位线rf连接，m条字线，从wl〈l>到wl〈m>，分别控制m个参考单元2，参考单元2只是在读操作中生成参考电流，每个参考单元2由相对应的字线wl控制产生参考电流；每个参考单元2的入口端与参考位线rf连接到第一参选器102 (即参考线选择器)，第一参选器102的另一端通过连接线CON和第一参考限流器101相连；第一参考限流器101的另一端通过参考线rl与第一参考电流源100连接，并且第一参考电流源100与通用电压源VDD相连；参考线rl与参考信号产生器读出信号输出端ORFh连接，输出端ORFh将在存储阵列中与一个或多个信号读出感测放大器SA的两个信号输入端之一连接(具体地见图6)。
[0046]在本发明实施例中，每个参考单元2结构与图1中的STT-MAM单元I结构一样包括一个磁性元件M和一个选择装置T，选择装置T 一般为晶体管，如NMOS或PM0S，晶体管一般有三极:源极(S)，漏极⑶，和门极(G)，源极和漏极可互换，施加在门极的电压可控制流过源极到漏极电流。在存储器中，选择装置T的栅极(G) —般与存储阵列中的字线，(WL)连接，源极和漏极的一端与源线(SL)连接而另一端与磁性元件M—端相连，该磁性元件M另一端与位线(BL)相连。参考单元中的磁性元件M呈现固定高电阻值MTJH来表示逻辑“1”，或参考单元中的磁性元件M呈现低电阻值MTJL来表示逻辑“O”，高电阻值和低电阻值是预置好的并且是固定的，在正常存储器读写操作中不能更改，并且参考单元中只在读操作中使用。
[0047]在高磁阻值参考信号产生器中所有的参考单元2的磁性元件M都预置为高磁阻值MTJH,(图3 (a)所示)；在低磁阻值参考信号产生器中所有的参考单元2的磁性元件M都预置为低磁阻值MUL，(图3(b)所示)。高磁阻值参考信号产生器和低磁阻值参考信号产生器各自都有一个输出端Con ;它们在如图6和图7中所示的存储阵列中将连接在一起。由于两个参考信号产生器的电路相同，图3中参考线上的参考读出电流为Ihf = (Il+Ih)/2o也就是读出电流Ihf是读逻辑I和读逻辑O所需电流的中间值。
[0048]图6示出本发明第一实施例提供的STT-MRAM存储阵列的结构，其中包括K个图2所示的STT-RAM存储模块(存储模块I到存储模块K)，每个存储模块相对应一感知信号放大器SA ;在K个STT-RAM存储模块正中间，有一个高磁阻值参考信号产生器和一个低磁阻值参考信号产生器组合成一个参考信号产生器(H+L)模块，其中，高磁阻值参考信号产生器的输出端CON和低磁阻值参考信号产生器组的CON相连；K-位数据STT-MRAM存储阵列只有一个高磁阻参考信号产生器(H)和一个低磁阻参考信号产生器(L)，高磁阻参考信号产生器(H)和低磁阻参考信号产生器(L)各自产生一个相同的参考输出信号，Κ/2个信号放大器SA共享一个参考信号产生器的参考信号，另Κ/2个信号放大器SA共享另一个参考信号产生器的参考信号，该结构有效的节省STT-MRAM存储阵列尺寸大小，加快读取速度，节省功耗；图2所示的STT-RAM存储模块中的字地址译码控制信号WLN〈1>到WLN〈m>是由一个字地址控制驱动器产生，列地址译码控制信号CS〈1>到CS〈n>是由一个列地址控制驱动器产生；字地址控制驱动器和列地址控制驱动器有相同的结构，(见图4)，字地址控制驱动器有m位信号输入和m位信号输出，列地址控制驱动器有η位信号输入和η位信号输出，字地址控制驱动器和列地址控制驱动器同时受控制信号RDEN和DONE控制。
[0049]每一个STT-MRAM存储模块有一位数据输出端BH，图6中STT-MRAM存储器阵列同时提供K位数据:分别对应Bit I到Bit K;每一位数据连接到一个信号放大器SA数据信号输入端In ;参考信号产生器(H+L)模块产生两个相同输出参考信号ORFh，其中一个ORFh连接K/2个信号放大器SA数据信号输入端Inb上，而另一个ORFh连接另一半K/2个信号放大器SA数据信号输入端Inb上，这样的结构可以均匀的分配参考信号产生器(H+L)模块参考信号线上的负载已达到加快读出数据的速度；由于每一位数据信号BIT可能是读“O”电流IL产生或者是由读“I”电流IH产生，每个信号放大器SA的一对数据信号输入端In/Inb上有差分信号IL-(IL+IH)/2，或者IH_(IL+IH)/2，他们可以简化为(IL-1H)/2或者(IH-1L) /2 ;而K个信号放大器SA产生K位数据，Dout I到Dout K，并被送到K-位数据总线“Κ-Bit Data Bus”上。同时K个信号放大器SA(k)在产生有效数据后会同时产生一个高电平放大完成控制信号DONE，该信号被送到读控制器的一个输入端，读控制器的输出端输出一个低电平RDCTL信号到字地址控制驱动器和列地址控制驱动器控制端。
[0050]图4是控制驱动器的结构图，控制驱动器包括P个与门AND，第一与门的第一输入端连接地址输入信号IN〈1>，第二与门的第一输入端连接地址输入信号IN〈2>，……，依此类推，第P与门的第一输入端连接地址输入信号IN〈P>，第一与门的第二输入端、第二与门的第二输入端，……以及第P与门的第二输入端均连接RDCTL信号。可以用于该信号控制字地址控制驱动器和列地址控制驱动器；当没有读出操作时，控制信号RDCTL为0V，P个与门AND的输出端0UT〈1>到OUT〈P>为零电位，没有地址信号输出；当读出操作开始，控制信号RDCTL变为VDD，P个与门接通，地址输入信号IN〈1>到IN〈P>将通过P个与门分别到达它们的各自的输出端0UT〈1>到OUT〈P>。
[0051]读控制器功能就是当信号RDEN和DONE为O伏时，其输出为O伏；当读出操作开始，RDEN变为VDD，读控制器输出RDCTL变为VDD，存储器开始读取所需数据，一旦信号放大器所要求的数据锁存在其输出端，会产生数据读取完成信号DONE，信号DONE为VDD，使得读控制器的输出端RDCTL变为O伏。
[0052]图5示出了一个读控制器的具体实例:图5(a)是读控制器信号时序图；图5(13)为读控制器电路图，该读控制器包括一个由两个与非门所组成的R-S触发器和两个由一个与非门，一个反相器以及一个延迟器组成的反向脉冲信号产生器；R_S触发器的输出端RDCTL由第一与非门输出端产生，并被连接到第二与非门的第一输入端，第二与非门的输出端连接到第一与非门的第一输入端，第一与非门的第二输入端与第一反向脉冲信号产生器的输出端S耦合，第二与非门的第二输入端与第二反向脉冲信号产生器的输出端R耦合，第二与非门的第三输入端与外部清除信号端Reset相连；第一反向脉冲信号产生器中的与非门的第一输入端与外部RDEN连接，同时RDEN耦合延迟器的输入端，延迟器的输出端连接反相器的输入端，该反相器输出端Dl连接与非门的第二输入端；第二反向脉冲信号产生器中的与非门的第一输入端与外部DONE连接，同时DONE耦合延迟器的输入端，延迟器的输出端连接反相器的输入端，反相器输出端D2连接与非门的第二输入端。反向脉冲信号产生器的功能是当输入端信号由低电平转为高电平时其输出端会产生一个反向脉冲信号；R_S触发器的功能是当一个反向脉冲信号加在Reset端时，其输出端RDCTL被预值为O伏，当输入端S为一个反向脉冲信号，该触发器输出端RDCTL变为VDD，当输入端R为一个反向脉冲信号，该触发器输出端RDCTL变为O伏。
[0053]初始输入信号RDEN和DONE是O伏，连接线S和R为VDD，反向脉冲信号RESET预置读控制器输出端RDCTL为O伏，RESET信号是在该存储系统启动时产生；当读取操作开始，外部控制信号RDEN变为VDD，使得与非门的输出端S为O伏，由于延迟器和反向器使得反向器输出端DI在延迟一段时间后由VDD变为O伏，输出端S变为VDD，产生一个反向脉冲信号，读控制器输出端RDCTL被置为VDD ;当控制信号DONE变为VDD，使得与非门的输出端R产生一个反向脉冲信号，读控制器输出端RDCTL被置为O伏。
[0054]图7示出了本发明第二个实施例提供的STT-MRAM存储阵列的结构，其中包括K个图2所示的STT-RAM存储模块(即存储模块I到存储模块K)，一个高磁阻值参考信号产生器(即参考信号产生器H)，和一个低磁阻值参考信号产生器(即参考信号产生器L)，一个m-位字地址控制驱动器，一个η-位列地址控