半导体存储装置及存储器控制器的制造方法
【专利说明】半导体存储装置及存储器控制器
[0001][相关申请案]
[0002]本申请案享有将日本专利申请案2014-53018号(申请日:2014年3月17日)作为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]实施方式涉及一种半导体存储装置及存储器控制器。
【背景技术】
[0004]已知有存储单元三维排列而成的NAND (NOT AND,与非)型闪速存储器。
【发明内容】
[0005]本发明提供一种可提高动作性能的半导体存储装置及存储器控制器。
[0006]实施方式的半导体存储装置包括:多个串单元，其是积层多个存储单元而成并且是NAND串的集合；区块，其包含多个串单元，成为数据的抹除单位；以及寄存器，其针对每个串单元保持抹除特性信息。寄存器可将抹除特性信息输出至存储器控制器。
【附图说明】
[0007]图1是第I实施方式的存储器系统的框图。
[0008]图2是第I实施方式的半导体存储装置的框图。
[0009]图3是第I实施方式的存储单元阵列的电路图。
[0010]图4是第I实施方式的NAND串的一例的剖视图。
[0011]图5是第I实施方式的最迟串寄存器的一部分的电路图。
[0012]图6是第I实施方式的最迟串寄存器的另一部分的电路图。
[0013]图7是表示第I实施方式的串单元与抹除循环次数的关系的图表。
[0014]图8是第I实施方式的最迟串寄存器的模式图。
[0015]图9是第I实施方式的最迟串寄存器中的各种信号的时序图。
[0016]图10是第I实施方式的状态读取时的各种信号的时序图。
[0017]图11是表示抹除次数与坏串产生数的关系的曲线图。
[0018]图12是第2实施方式的抹除动作的流程图。
[0019]图13是第2实施方式的指令顺序。
【具体实施方式】
[0020]以下，参照图式对实施方式进行说明。此外，在以下说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。
[0021]1.第I实施方式
[0022]对第I实施方式的半导体存储装置及存储器控制器进行说明。以下，作为半导体存储装置，列举存储单元积层于半导体基板的上方而成的三维积层型NAND型闪速存储器为例进行说明。
[0023]1.1 构成
[0024]1.1.1存储器系统的构成
[0025]首先，使用图1对包含本实施方式的半导体存储装置的存储器系统的构成进行说明。图1是本实施方式的存储器系统的框图。
[0026]像图示那样，存储器系统I包括NAND型闪速存储器100及控制器200。控制器200与NAND型闪速存储器100例如也可通过它们的组合而构成一个半导体装置，作为这种示例，可列举像SD?卡的存储卡、或SSD (solid state drive,固态驱动器)等。
[0027]NAND型闪速存储器100包括多个存储单元，非易失性地存储数据。NAND型闪速存储器100的构成的详情在下文叙述。
[0028]控制器200是响应来自外部主机机器的命令，对NAND型闪速存储器100发出读出、写入、及抹除等的命令。另外，控制器200管理NAND型闪速存储器100中的存储器空间。
[0029]控制器200包括主机接口电路210、内建存储器(RAM (Random Access Memory，随机存取存储器))220、处理器(CPU (Central Processing Unit，中央处理单元))230、缓冲存储器 240、NAND 接口电路 250、及 ECC (Error Checking and Correcting,错误检查与校正)电路260。
[0030]主机接口电路210是经由控制器总线而与主机机器连接，承担与主机机器的通信。而且，将从主机机器接收的命令及数据分别传输至CPU230及缓冲存储器240。另外，响应CPU230的命令，将缓冲存储器240内的数据传输至主机机器。
[0031]NAND接口电路250是经由NAND总线而与NAND型闪速存储器100连接，承担与NAND型闪速存储器100的通信。而且，将从CPU230接收的命令传输至NAND型闪速存储器100，另外，当写入时，将缓冲存储器240内的写入数据传输至NAND型闪速存储器100。进而当读出时，将从NAND型闪速存储器100读出的数据传输至缓冲存储器240。
[0032]CPU230是控制控制器200整体的动作。例如，CPU230在从主机机器接收到写入命令时，响应该命令，发行基于NAND接口的写入命令。在读出及抹除时也同样。另外，CPU230执行耗损平均(wear levelling)等用来管理NAND型闪速存储器100的各种处理。而且，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。
[0033]ECC 电路260 执行数据的错误校正(ECC:Error Checking and Correcting)处理。即，ECC电路260在写入数据时，基于写入数据产生奇偶校验，在读出时，从奇偶校验产生校正子，检测错误并校正该错误。此外，CPU230也可以具有ECC电路260的功能。
[0034]内建存储器220例如为DRAM (Dynamic Random Access Memory,动态随机存取存储器)等半导体存储器，作为CPU230的作业区域而使用。而且，内建存储器220保持用来管理NAND型闪速存储器100的韧体、或各种管理表等。
[0035]1.1.2NAND型闪速存储器的构成
[0036]接下来，对NAND型闪速存储器100的构成进行说明。
[0037]1.1.2.1半导体存储装置的整体构成
[0038]图2是本实施方式的NAND型闪速存储器100的框图。像图示那样，NAND型闪速存储器100大致包括核心部110及周边电路110。
[0039]核心部110包括存储单元阵列111、列解码器112、及读放大器113。
[0040]存储单元阵列111包括多个平面(本例中例示2个平面PBO及PBl的情况)。
[0041]平面PB是包括存储数据的存储单元，且进行对存储单元写入数据、及从存储单元读出数据的单元。平面PBO及PBl可相互独立地动作，另外，也可以同时动作。
[0042]平面PB的各者包括存储单元阵列111、列解码器112、及读放大器113。
[0043]存储单元阵列111包括分别与字线及位线建立关联的多个非易失性存储单元的集合即多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK成为数据的抹除单位，同一区块BLK内的数据被批次抹除。区块BLK分别包括串联连接着存储单元的NAND串115的集合即多个串单元SU(SU0?SU3)。当然，区块BLK的数量、或I区块BLK内的串单元SU的数量为任意。
[0044]列解码器112解码区块地址或页面地址，选择对应的区块的任一个的字线。继而，列解码器112对选择字线及非选择字线等施加适当的电压。
[0045]读放大器113在读出数据时，将从存储单元读出至位线的数据读出放大。另外，当写入数据时，将写入数据传输至存储单元。对存储单元阵列111的数据的读出及写入是以多个存储单元为单位进行，该单位成为页。
[0046]从存储单元读出数据、及对存储单元写入数据是通过列解码器112及读放大器113而进行。
[0047]周边电路120包括定序器121、地址寄存器123、及最迟串寄存器122。
[0048]地址寄存器123例如从控制器200获取地址信号，并暂时保持获取的地址信号。最迟串寄存器122具有用来在被指示抹除的区块中表示判断为最后抹除成功的串单元(最迟串单元)的构成。因此，串单元是通过串地址而特定出，以下将表示最迟串单元的地址称为最迟串地址。关于最迟串地址于下文详细叙述。
[0049]定序器121是控制NAND型闪速存储器100整体的动作。
[0050]1.1.2.2存储单元阵列111的构成
[0051]接下来，对所述存储单元阵列111的构成的详情进行说明。图3是任一区块BLK的电路图，其他区块BLK也具有相同的构成。
[0052]像图示那样，区块BLK包含例如4个串单元SU (SU0?SU3)。另外，各个串单元SU包含多个NAND串115。
[0053]NAND串115的各者包含例如8个存储单元晶体管MT (ΜΤ0?MT7)及选择晶体管STU ST2。存储单元晶体管MT包括包含控制栅极及电荷储存层的积层栅极，非易失性地保持数据。此外，存储单元晶体管MT的个数并不限定于8个，也可以为16个或32个、64个、128个等，该存储单元晶体管MT的数量并不受限定。存储单元晶体管MT是以在选择晶体管STU ST2间串联连接其电流路径的方式配置。该串联连接的一端侧的存储单元晶体管MT7的电流路径连接于选择晶体管STl的电流路径的一端，另一端侧的存储单元晶体管MTO的电流路径连接于选择晶体管ST2的电流路径的一端。
[0054]串单元SUO?SU3的各选择晶体管STl的栅极是分别与选择栅极线S⑶O?S⑶3共通连接。相对于此，处于同一区块内的多个选择晶体管ST2的栅极是与同一选择栅极线SGS共通连接，处于同一区块BLKO内的存储单元晶体管MTO?MT7的控制栅极是分别与字线WLO?WL7共通连接。当然，各串单元SU中的选择晶体管ST2也可以与选择晶体管STl同样地连接于各个选择栅极线SGSO?SGS3。
[0055]另外，在存储单元阵列111内以矩阵状配置的NAND串115中处于同一行的NAND串115的选择晶体管STl的电流路径的另一端是与任一位线BL(BL0?BL(L-1)，(L-1)为大于等于I的自然数)共通连接。即，位线BL是在多个区块BLK间将NAND串115共通地连接。另外，选择晶体管ST2的电流路径的另一端是与源极线SL共通连接。源极线SL例如在多个区块间将NAND串115共通地连接。
[0056]如上所述，处于同一区块BLK内的存储单元晶体管MT的数据被批次抹除。相对于此，数据的