用于读取非易失性存储元件的位线电流跳变点调制的制作方法
【专利说明】
【背景技术】
[0001]半导体存储器件已经变得更加广泛地用在各种电子装置中。例如，非易失性半导体存储器被用在手机、数码相机、个人数字助理、移动计算装置、非移动计算装置及其他装置。电可擦可编程只读存储器(EEPROM)和闪速存储器在最受欢迎的非易失性半导体存储器之中。
[0002]EEPROM和闪速存储器二者均利用浮置栅，其中，浮置栅位于半导体衬底中的沟道区上方并且与该沟道区绝缘。浮置栅位于源极区与漏极区之间。控制栅设置在浮置栅上方并且与该浮置栅绝缘。晶体管的阈值电压由浮置栅上所保持的电荷量来控制。即，在晶体管导通以允许在晶体管的源极与漏极之间传导之前必须施加于控制栅的电压的最小量由浮置栅上的电荷水平来控制。
[0003]当对EEPROM或闪速存储器件编程时，通常将编程电压施加于控制栅并且将位线接地。来自沟道的电子被注入到浮置栅中。当电子在浮置栅中累积时，浮置栅变得带负电荷并且存储单元的阈值电压升高，使得存储单元处于编程状态。关于编程的更多信息可以在名为“Source Side Self Boosting Technique For Non-Volatile Memory”的美国专利6, 859, 397 和名为 “Detecting Over Programmed Memory” 的美国专利 6, 917, 542 中找到，上述两个专利的全部内容通过引用合并到本文中。
[0004]一些EEPROM和闪速存储器件具有用于存储两个范围的电荷的浮置栅，因此，可以在两个状态一一对应于数据“I”的擦除状态以及对应于数据“O”的编程状态一一之间对存储单元进行编程/擦除。这样的器件被称为二进制器件或双态器件。
[0005]通过识别多个不同的容许阈值电压范围来实现多态闪速存储单元。每个不同的阈值电压范围对应于用于数据位集合的预定值。被编程到存储单元中的数据与存储单元的阈值电压范围之间的具体关系取决于针对存储单元所采用的数据编码方案。例如，美国专利第6，222，762号和美国专利申请公布第2004/0255090号描述了用于多态闪速存储单元的各种数据编码方案，上述文献二者的全部内容通过引用合并到本文中。
[0006]通常，将编程电压(Vpgm)作为一连串脉冲施加于存储单元的控制栅。脉冲的幅度随着每个相继脉冲以预定步长(例如，0.2v、0.3v、0.4v或其他)增加。在脉冲之间的时段内，执行验证操作。即，在每个编程脉冲之间对正被并行编程的一组存储单元中的每个存储单元的编程电平进行感测，以确定编程电平是否等于或大于正被编程的存储单元所达到的验证电平。对编程进行验证的一种方式是在特定比较点处测试导电性。例如通过升高被验证是被充分编程的存储单元的各自的位线电压以停止针对这些存储单元的编程处理来锁定这些存储单元。上述技术以及本文所描述的其他技术可以与用以防止编程干扰的各种提升技术以及本领域已知的各种高效验证技术结合使用。
[0007]随着电路元件的尺寸变小，位线电阻会变大。较大的位线电阻会影响验证处理。
【附图说明】
[0008]图1为NAND串的俯视图。
[0009]图2为NAND串的等效电路图。
[0010]图3为非易失性存储系统的框图。
[0011]图4为非易失性存储系统的框图。
[0012]图5描绘出存储单元阵列的示例性结构。
[0013]图6为描述用于编程的处理的一个实施例的流程图。
[0014]图7为描述用于将数据编程写入存储单元块的处理的一个实施例的流程图。
[0015]图8描绘出示例阈值电压分布集合并且描述了用于对非易失性存储器进行编程的处理。
[0016]图9描绘出三个编程脉冲以及施加在编程脉冲之间的验证脉冲。
[0017]图1OA至图1OE示出各种阈值电压分布并且描述了用于对非易失性存储器进行编程的处理。
[0018]图11为描述用于对非易失性存储器进行编程的处理的一个实施例的流程图。
[0019]图12A、图12B、图13A和图13B为对粗略/精细编程的一个实施例进行描述的阈值电压对时间的曲线图。
[0020]图14为存储单元电流相对控制栅电压的曲线图。
[0021 ] 图15为用于两个存储单元的存储单元电流对控制栅电压的曲线图，其中，两个存储单元在距他们各自的感测电路的距离方面不同。
[0022]图16为用于两个存储单元的存储单元电流对控制栅电压的曲线图，其中，两个存储单元在阈值电压方面不同。
[0023]图17A至图17B为用于四个存储单元的存储单元电流对控制栅电压的曲线图，其中，四个存储单元在距他们各自的感测电路的距离以及阈值电压方面不同。
[0024]图18为示出在接近其感测电路的存储单元的漏极电压与远离其感测电路的存储单元的漏极电压之间的差异的电路示意图。
[0025]图19A至图19B示出了存储块相对于存储系统上的其他电路系统的示例性布置。
[0026]图20为描绘出感测电路系统中的部件的一个实施例的框图。
[0027]图20A为描绘出用于对非易失性存储元件进行感测的处理的一个实施例的流程图。
[0028]图21为描绘出验证处理的一个实施例的流程图。
[0029]图22为描绘出验证处理的一个实施例的流程图。
[0030]图23为描绘出多阶段验证处理的一个实施例的流程图。
[0031]图24为描绘出多阶段验证处理的一个实施例的流程图。
[0032]图25为感测电路系统的一个实施例的示意图。
[0033]图26为描述用于对通过存储单元的电流进行感测的处理的一个实施例的流程图。
[0034]图27为描述图25中描绘的信号的行为的时序图。
[0035]图28为描述用于读取数据的处理的一个实施例的流程图。
[0036]图29为描述用于读取数据的处理的一个实施例的流程图。
[0037]图30为描述用于执行一个或更多个读取操作的处理的一个实施例的流程图。
【具体实施方式】
[0038]用于对编程进行验证的一个实施例是:测试响应于将参考信号施加于存储单元的控制栅而通过存储单元的电流。可以基于存储单元相对于感测电路的位置来动态地调节对通过存储单元的电流的这种测试，以便考虑位线电阻的差异。例如，对通过存储单元的电流的测试可以包括使电容器或其他电荷存储器件通过存储单元放电，以及动态调节地测试可以包括改变测试时间段或与电容器相比的测试电压。在测试中也可以使用其他变型。在一个示例性实现中，存储单元距其对应的感测放大器(sense amplifier)越远，则测试时间段越短或者所测试的电容器的电压改变越小。
[0039]可以实现本文所描述的技术的非易失性存储系统的一个示例为使用NAND结构的闪速存储系统，包括夹在两个选择栅之间的串联布置的多个晶体管。串联晶体管和选择栅被称为NAND串。图1为示出一个NAND串的俯视图。图2为该NAND串的等效电路。图1和图2中描绘的NAND串包括夹在(漏极侧)选择栅120与(源极侧)选择栅122之间串联并且夹在之间的四个晶体管100、102、104和106。选择栅120经由位线接触126将NAND串连接至位线。选择栅122将NAND串连接至源极线128。通过向选择线S⑶施加适当的电压来控制选择栅120。通过向选择线SGS施加适当的电压来控制选择栅122。晶体管100、102、104和106中的每个晶体管都具有控制栅和浮置栅。例如，晶体管100具有控制栅100CG和浮置栅100FG。晶体管102包括控制栅102CG和浮置栅102FG。晶体管104包括控制栅104CG和浮置栅104FG。晶体管106包括控制栅106CG和浮置栅106FG。控制栅100CG连接至字线WL3，控制栅102CG连接至字线WL2，控制栅104CG连接至字线WLl以及控制栅106CG连接至字线WLO。
[0040]注意，虽然图1和图2在NAND串中示出四个存储单元，但四个存储单元的使用仅作为示例来提供。NAND串可以具有少于四个的存储单元或者多于四个的存储单元。例如，一些NAND串将具有128个存储单元或者更多。本文的讨论不限于NAND串中的存储单元的任意特定数目。一个实施例使用具有66个存储单元的NAND串，其中，64个存储单元用于存储数据，而存储单元中的两个存储单元由于其不存储数据而被称为虚拟(dummy)存储单
J L ο
[0041]使用NAND结构的闪速存储系统的典型体系结构将包括若干NAND串。每个NAND串通过其由选择线SGS控制的源极选择栅连接至公共源极线，并且通过其由选择线SGD控制的漏极选择栅连接至其相关联的位线。每个位线和经由位线接触连接至该位线的相应NAND串包括存储单元阵列的列。位线由多个NAND串共享。通常，位线沿与字线垂直的方向在NAND串的顶部延伸并且连接至感测放大器。
[0042]在以下美国专利/专利申请中提供了 NAND型闪速存储器及其操作的相关示例:美国专利第5，570，315号；美国专利第5，774，397号；美国专利第6，046，935号；美国专利第6，456，52号8 ;以及美国专利公布第号US2003/0002348，上述文献的全部内容通过引用合并到本文中。
[0043]除了 NAND闪速存储器以外，其他类型的非易失性存储器件也可以用于实现本文所描述的新技术。例如，TANOS结构(包括在硅衬底上的TaN-Al2O3-SiN-S1d^]堆叠层)也可以与本文所描述的技术一起使用，其中，TANOS结构基本上是使用在氮化物层(而不是浮置栅)中的电荷捕获的存储单元。在闪速EEPROM系统中有用的另一类型的存储单元利用不导电的电介质材料代替导电的浮置栅，从而以非易失性方式存储电荷。在Chan等人的下述文章中描述了这样的单元:“A True Single-Transistor Oxide-Nitride-Oxide EEPROMDevice”, IEEE Electron Device Letters, EDL-8 卷,1987 年 3 月 3 日，93-95 页。由氧化硅、氮化硅和氧化硅(“0N0”)形成的三层电介质夹在导电控制栅与存储单元沟道上方的半导电衬底的表面之间。通过将电子从单元沟道注入氮化物中来对单元进行编程，其中，在氮化物处电子被捕获并且被存储在有限区域中。然后，该存储的电荷以可检测的方式改变单元的部分沟道的阈值电压。通过将热空穴注入氮化物来对单元进行擦除。同样参见下述文献:Nozaki 等，“A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor DiskApplicat1n”, IEEE Journal of Solid-State Circuits, 26卷，1991 年4月 4 日，497-501页；该文献描述了在分离栅配置中的类似单元，其中，在分离栅配置中掺杂多晶硅栅在存储单元沟道的一部分上延伸以形成单独的选择晶体管。
[0044]下述文献描述了另一不例:由 Eitan 等，“NR0M:A Novel LocalizedTrapping, 2-Bit Nonvolatile Memory Cell，，，IEEE Electron Device Letters，21 卷，2000年11月11日，543-545页。0N0电介质层延伸跨越在源极扩散与漏极扩散之间的沟道。用于一个数据位的电荷被定位在邻近漏极的电介质层中，以及用于另一数据位的电荷被定位在邻近源极的电介质层中。美国专利第5，768，192号和美国专利第6，011，725号公开了具有夹在两个氧化硅层之间的捕获电介质的非易失性存储单元。通过分别读取电介质中的空间分离的电荷存储区的二元状态来实现多态数据存储。也可以使用其他类型的非易失性存储技术。
[0045]图3示出具有用于并行地对一页存储单元(例如NAND多态闪速存储器)进行读取和编程的读/写电路的存储器件210。存储器件210可以包括一个或更多个存储管芯或芯片212。存储管芯212包括存储单元阵列(两维或三维)200、控制电路系统220以及读/写电路230A和230B。在一个实施例中，在阵列的相对侧以对称的方式实现由各种外围电路对存储阵列220的访问，使得每一侧的存取线和电路系统的密度减半。读/写电路230A和230B包括多个感测块300，多个感测块300使得能够并行地对一页存储单元进行读取或编程。存储阵列200可经由行译码器240A和240B通过字线并且经由列译码器242A和242B通过位线进行寻址。在典型的实施例中，控制器224与一个或更多个存储管芯212 —样包括在同一存储器件210 (例如可移除存储卡或可移除存储包)中。命令和数据经由线232在主机与控制器244之间传送并且经由线234在控制器与一个或更多个存储管芯212之间传送。一些存储系统可以包括与控制器244通信的多个管芯212。
[0046]控制电路系统220与读/写电路230A和230B协作，以对存储阵列220执行存储操作。控制电路系统220包括状态机222、片上地址译码器224和电源控制模块226。状态机222提供对存储操作的芯片级控制。片上地址译码器224提供由主机或存储控制器使用的地址与由译码器240A、240B、242A和242B使用的硬件地址之间的地址接口。电源控制模块226控制在存储操作期间向字线和位线提供的电源和电压。在一个实施例中，功率控制模块226包括可以创建大于供给电压的电压的一个或更多个电荷栗。控制电路系统220、电源控制226、译码器224、状态机222、译码器240A/B和242A/B、读/写电路230A/B以及控制器244可以共同地或单独地被称为一个或更多个管理电路。
[0047]图4为单个感测块300的框图，其中，感测块300被划分成公共部分490和被称为感测模块480的核心部分。在一个实施例中，将存在用于每个位线的单独的感测模块480和用于一组多个感测模块480的一个公共部分490。在一个示例中，感测块将包括一个公共部分490和八个感测模块480。成组的感测模块中的每个感测模块将经由数据总线472与相关联的公共部分通信。对于进一步的细节，参考美国专利申请公布2006/0140007，该文献的全部内容通过引用合并到本文中。
[0048]感测模块480包括感测电路系统470，其中，感测电路系统470确定所连接的位线中的传导电流是在预定水平以上还是在预定水平以下。在一些实施例中，感测模块480包括一般被称为感测放大器的电路。感测模块480还包括用于在所连接的位线上设置电压条件的位线锁存器482。例如，位线锁存器482中锁存的预定状态将导致所连接的位线被拉至指定编程禁止的状态(例如Vdd)。
[0049]公共部分490包括处理器492、一组数据锁存器494以及耦接在数据总线420与所述一组数据锁存器494之间的I/O接口 496。处理器492执行计算。例如，处理器492的功能之一是确定所感测的存储单元中存储的数据并且将所确定的数据存储在一组数据锁存器中。该一组数据锁存器494用于存储在读取操作期间由处理器492确定的数据位。该一组数据锁存器494还用于存储在编程操作期间从数据总线420导入的数据位。所导入的数据位表示写入数据，写入数据意味着要被编程写入存储器。I/O接口 496提供数据锁存器494与数据总线420之间的接口。
[0050]在读取或感测期间，系统的操作处于状态机222的控制下，状态机222控制向所寻址的单元供给不同的控制栅电压。在控制栅电压逐步通过与存储器所支持的各种存储状态相对应的各种预定义控制栅电压(读取参考电压或验证参考电压)时，感测模块480可能在这些电压之一处跳变，并且输出将经由总线472被从感测模块480提供至处理器492。在该点处，处理器492通过考虑感测模块的跳变事件以及关于经由输入线493从状态机施加的控制栅电压的信息来确定结果存储状态。然后，处理器492计算用于该存储状态的二进制编码并且将结果数据位存入数据锁存器494中。在核心部分的另一实施例中，位线锁存器482提供双重用途:既作为用于锁存感测模块480的输出的锁存器，还作为如上所述的位线锁存器。
[0051]期望的是，一些实现将包括多个处理器492。在一个实施例中，每个处理器492将包括输出线(图4中未绘出)，使得输出线中的每个以线或(wired-OR)的方式连接在一起。在一些实施例中，在将输出线连接至线或线之前使输出线反相。因为接纳线或线的状态机可以确定正在被编程的所有位何时达到期望的水平，所以该配置使得能够在编程验证处理期间迅速确定何时已经完成编程。例如，当每一位已经达到其期望水平时，用于该位的逻辑O将被发送至线或线(或者使数据I反相)。当所有位输出数据O (或被反相的数据I)时，状态机则知道要终止编程处理。在每个处理器与八个感测模块通信的实施例中，状态机可能(在一些实施例中)需要对线或线读八次，或者逻辑被添加至处理器492以累积相关联的位线的结果，使得状态机仅需要对线或线读一次。在一些具有许多感测模块的实施例中，许多感测模块的线或线可以被分组成具有N个感测模块的集合，然后可以对所分的组进行分组以形成二叉树。
[0052]在编程或验证期间，将要被编程的数据从数据总线420存储在一组数据锁存器494中。在状态机的控制下，编程操作包括:为了使得存储单元同时被编程，而同时施加于所寻址的存储单元的控制栅的(具有递增幅度的)一连串编程电压脉冲。在每个编程脉冲之后进行验证处理，以确定存储单元是否已经被编程到期望的状态。处理器492相对于期望的存储状态来监视经验证的存储状态。当上述两个状态一致时，处理器492设置位线锁存器482，以使得位线能够被拉至指定编程禁止的状态。这禁止与位线耦接的存储单元被进一步编程，即使存储单元在其控制栅上经受编程脉冲也是如此。在其他实施例中，处理器首先加载位线锁存器482，感测电路系统在验证处理期间将位线锁存器482设置成禁止值。
[0053]数据锁存器堆栈494包含与感测模块相对应的一堆数据锁存器。在一个实施例中，每个感测模块480存在三个(或四个或另一数目)数据锁存器。在一些实现(但不要求)中，将数据锁存器实现为移位寄存器，使得存储于其中的并行数据被转换成用于数据总线420的串行数据，或者反之。在一个优选实施例中，与存储单元的读/写块相对应的所有数据锁存器可以被链接在一起以形成块移位寄存器，使得数据块可以通过串行传送进行输入或输出。特别地，一堆读/写模块被调整成使得它的一组数据锁存器中的每个数据锁存器将使数据依次移入或移出数据总线，就好像他们是用于整个读/写块的移位寄存器的一部分。
[0054]关于非易失性存储器件的各种实施例的结构和/或操作的另外的信息可以在下述文献中找到:(I)于2004年3月25日公布的、题目为“Non-Volatile Memory And MethodWith Reduced Source Line Bias Errors” 的美国专利申请公布第 2004/0057287 号；(2)于 2004 年 6 月 10 日公布的题目为 “Non-Volatile Memory And Method with ImprovedSensing”的美国专利申请公布第2004/0109357号；(3)美国专利申请公布第20050169082号；⑷发明人Jia