部分以外的数据部分的组计算所述第一数据部分。所述两个或更多数据部分可能由3或4个数据部分组成，所述3或4个数据部分经历异或操作以计算所述冗余数据。
[0019]一种三维非易失性NAND存储器系统的示例，可能包含:多个单独地可擦除块的存储器单元，单独的块包含沿着每个位线的多个垂直的NAND串，所述多个垂直的NAND串的每个由如下字线服务，所述字线被连接到所述多个垂直的NAND串中的其他垂直的NAND串的字线；冗余计算电路，其从数据部分的组计算冗余数据，使得在所述组中的任何数据部分能够从在所述组中的其他数据部分和所述冗余数据被再现；以及数据选择电路，其根据数据部分的物理位置选择数据部分以形成用于计算冗余数据的组，使得在组中没有两个部分被分配到在块中的相邻的串组。
[0020]所述数据选择电路可能根据数据部分的物理位置选择用于计算冗余数据，使得选择的部分来自由至少一个中间的字线垂直地分开的未连接的字线。所述冗余计算电路可能是异或(XOR)电路。所述系统可能还包含ECC电路。所述系统可能还包含专用于存储冗余数据的附加的擦除块。单独擦除块包含冗余数据和其他数据的混合。
[0021]本发明的各种方面、优点、特征和实施例被包含在其典范的示例的下面的描述中，该描述应结合附图来考虑。出于所有目的，所有专利、专利申请、文章、其它出版物、文件和这里提及的东西在此通过参考将其全部合并入本文中。在任何合并的出版物、文档或事物与本申请之间的定义或词语的使用的任何不一致或冲突的程度，那些以本申请为准。
【附图说明】
[0022]图1示意性地示出了适于实现本发明的存储器系统的主要硬件组件。
[0023]图2示意性地示出了非易失性存储器单元。
[0024]图3示出了对于四个不同的电荷Q1-Q4的源极-漏极电流Id和控制栅极电压Vcti之间的关系，浮置栅极可以选择性地在固定的漏极电压下在任何一个时间存储该四个不同的电荷Q1-Q4。
[0025]图4A示意性地示出了组织成NAND串的存储器元件的串。
[0026]图4B示出了从诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。
[0027]图5示出了在NAND配置中组织的存储器单元的页被并行被感测或编程。
[0028]图6A-6C示出了编程4状态的存储器单元的群体(populat1n)的示例。
[0029]图7示出了在z方向上从衬底垂直延伸的NAND串的示例。
[0030]图8示出了在z方向上从衬底垂直延伸的NAND串的另一个示例。
[0031]图9A示出了沿着y-ζ平面的横截面中的三维NAND存储器阵列的示例。
[0032]图9B示出了沿着χ-y平面的横截面中的三维NAND存储器阵列的示例。
[0033]图10 示出了异或(Exclusive OR，X0R)电路。
[0034]图11示出了对于XOR操作的真值表。
[0035]图12示出了数据部分的异或以获得冗余数据。
[0036]图13示出了数据的多于两个部分的异或以获得冗余数据。
[0037]图14A示出了在三维存储器阵列中的故障模式的示例。
[0038]图14B示出了在三维存储器阵列中的故障模式的另一个示例。
[0039]图15示出了在三维存储器阵列中的故障模式的另一个示例。
[0040]图16示出了一对块可如何共享块选择电路。
[0041]图17示出了基于位置选择数据用于计算冗余数据的方法。
[0042]图18示出了基于位置选择数据用于在三维存储器的块中的冗余计算的方案。
[0043]图19示出了基于位置选择块用于冗余计算的方案。
[0044]图20示出了可用于实现本发明的各方面的硬件的示例。
【具体实施方式】
[0045]存储器系统
[0046]图1示意性地示出了适于实现本发明的存储器系统的主要硬件组件。存储器系统90典型地通过主机接口与主机80 —起操作。存储器系统典型地以存储器卡或嵌入式存储器系统的形式。存储器系统90包含由控制器100控制操作的存储器102。存储器102包括分布在一个或多个集成电路芯片上的一个或多个非易失性存储器单元阵列。控制器100可以包含接口电路110、处理器120、ROM (只读存储器)122、RAM (随机存取存储器)130、可编程非易失性存储器124，以及其他组件。控制器典型地被形成为ASIC(专用集成电路)，且在这种ASIC中包含的组件通常取决于具体应用。
[0047]物理存储器结构
[0048]图2示意性地图示非易失性存储器单元。存储器单元10可以由具有诸如浮置栅极或者介电层之类的电荷存储单元20的场效应晶体管实现。存储器单元10也包括源极14、漏极16和控制栅极30。
[0049]存在今天正在使用的许多商业上成功的非易失性固态存储器装置。这些存储器装置可以采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
[0050]典型的非易失性存储器单元包括EEPROM和闪存EEPROM。EEPROM单元及其制造方法的例子在美国专利No 5，595，924中给出。闪存EEPROM单元、它们在存储器系统中的使用及其制造方法的例子在美国专利No 5，070，032、5，095，344、5，315，541、5，343，063、5,661, 053、5，313，421和6，222，762中给出。具体来说，具有NAND单元结构的存储器装置的例子在美国专利 No5, 570，315、5，903，495、6，046，935 中描述。此外，由 Eitan 等，在“NROM: ANovel Localized Trapping, 2-Bit Nonvolatile Memory Cell，，，IEEE Electron DeviceLetters, vol.21，N0.11，2000 年 11 月，pp.543-545 中，而且在美国专利 No 5，768，192 和6，011，725中已经描述了利用介电存储元件的存储器装置的例子。
[0051]实际上，通常通过当参考电压施加到控制栅极时感测单元的源极和漏极电极两端的导电电流来读取单元的存储器状态。因此，对于单元的浮置栅极上的每个给定电荷，可以检测到相对于固定的参考控制栅极电压的相应的导电电流。类似地，可编程到浮置栅极上的电荷的范围限定了相应的阈值电压窗口或者相应的导电电流窗口。
[0052]替代地，代替检测分区的电流窗口当中的导电电流，可以设置在控制栅极处的测试中的用于给定存储器状态的阈值电压并检测导电电流低于或者高于阈值电流(单元-读取参考电流)O在一个实施方式中，通过检查通过位线的电容而放电导电电流的速率来实现关于阈值电流的导电电流的检测。
[0053]图3图示对于浮置栅极可以在任一时刻选择性地存储的四个不同电荷Q1-Q4的源极-漏极电流Id和控制栅极电压V 之间的关系。通过固定的漏极偏压，可以在存储器单元的浮置栅极上编程表示四个电荷电平的四个实线Id对Veti曲线，其分别对应于八个可能的存储器状态中的四个。作为示例，单元全体的阈值电压窗口的范围可以从0.5V到3.5V。可以通过将阈值窗口分区为以每个0.5V的间隔的区域来分别划界七个编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”和一个擦除状态(未示出)。例如，如果如图所示使用2 μΑ的参考电流IREFJJjWQl编程的单元可以被考虑为处于存储器状态“ 1”，因为其曲线与Iref在由VCG = 0.5V和1.0V划界的阈值窗口的区域中相交。类似地，Q4处于存储器状态 “5”。
[0054]如可以从以上描述看到的，使得存储器单元存储更多的状态，则其阈值窗口划分得越精细。例如，存储器装置可以具有拥有范围从-1.5V到5V的阈值窗口的存储器单元。这提供6.5V的最大宽度。如果存储器单元要存储16个状态，则每个状态可以在阈值窗口中占据从200mV到300mV。这将需要编程和读取操作的高精度以能够实现所需的分辨率。
[0055]NAND 结构
[0056]图4A示意性地图示组织成NAND串的一串存储器单元。NAND串50包括由它们的源极和漏极链式(daisy-chained)连接的一系列存储器晶体管Ml、M2、...、Mn (例如，η =4、8、16或更高)。一对选择晶体管S1、S2分别经由NAND串的源极端子54和漏极端子56控制存储器晶体管链到外部世界的连接。在存储器阵列中，当源极选择晶体管SI导通时，源极端子耦合到源极线(参见图4Β)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦合到存储器阵列的位线。处于链中的每个存储器晶体管10用作存储器单元。其具有电荷存储兀件20以存储给定量的电荷从而表不想要的存储器状态。每个存储器晶体管的控制栅极30允许读和写操作的控制。如将在图4Β中看到的，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到同一字线。类似地，选择晶体管S1、S2中的每一个的控制栅极32分别经由其源极端子54和漏极端子56提供对NAND串的控制存取。同样地，一行NAND串的相应的选择晶体管的控制栅极32全部被连接到同一选择线。
[0057]当在编程期间读取或者验证NAND串内的被寻址的存储器晶体管10时，向其控制栅极30提供适当的电压。同时，通过在NAND串50中的剩余未被寻址的存储器晶体管的控制栅极上施加足够的电压，将它们完全地导通。以该方式，从单独的存储器晶体管的源极到NAND串的源极端子54有效地创建导电路径，且同样地对于单独的存储器晶体管的漏极到单元的漏极端子56有效地创建导电路径。在美国专利N0.5，570, 315,5, 903, 495、6，046，935中描述了具有这种NAND串结构的存储器装置。
[0058]图4B图示由诸如图4A中示出的NAND串50构成的存储器单元的NAND阵列210的例子。沿着NAND串的每个列，诸如位线36的位线耦合到每个NAND串的漏极端子56。沿着NAND串的每个行，诸如源极线34之类的源极线耦合到每个NAND串的源极端子54。此外，沿着NAND串的条(bank)中存储器单元的行的控制栅极连接到诸如字线42之类的字线。沿着NAND串的条中选择晶体管的行的控制栅极连接到诸如选择线44之类的选择线。NAND串的条中存储器单元的整个行可以由NAND串的条的字线和选择线上的适当的电压寻址。
[0059]图5图示并行感测或者编程的以NAND配置组织的存储器单元的页。图5基本上示出了图4B的存储器阵列210中NAND串50的条，其中在图4A中明确地示出了每个NAND串的细节。诸如页60的物理页是使得能够被并行感测或者编程的一组存储器单元。这通过感测放大器212的相应的页来实现。该感测的结果被锁存在相应的锁存器214组中。每个感测放大器可以经由位线耦合到NAND串。由共同连接到字线42的页的单元和可由可经由位线36访问的感测放大器访问的每个蜂窝的控制栅极来使能该页。作为示例，当分别感测或者编程单元60的页时，感测电压或者编程电压分别与位线上的适当的电压一起施加到公共字线WL3。
[0060]存储器的物理组织
[0061]闪存存储器和其它类型的存储器之间的一个重要差别在于必须从擦除状态编程单元。也就是浮置栅极必须首先清空电荷。然后，编程添加要求量的电荷回到浮置栅极。其不支持从浮置栅极除去一部分电荷以从更