一种移位寄存器及其驱动方法
【技术领域】
[0001]本发明涉及显示技术，尤其涉及一种移位寄存器及其驱动方法。
【背景技术】
[0002]移位寄存器用于寄存数据，还用于在时钟信号的作用下使其中的数据依次左移或右移。
[0003]如图1所示的移位寄存器，是现有技术中一种常用的移位寄存器结构示意图，其电路时序图如图2所示。其中VGH为高电平信号，VGL为低电平信号，CK和CKB互为反相的时钟信号。结合图1和图2所示，该移位寄存器在Tl时间段和T2时间段的瞬间会发生以下两种情况:1、CK变低，NI节点在跳转初始仍旧保持上一时刻的低电平状态，M4开启，OUT输出CKB的低电平。2、CK变低，Ml关闭，N2节点仍旧保持上一时刻的低电平状态，M3开启，OUT输出VGH的高电平信号。既在时钟信号跳转瞬间，现有技术提供的移位寄存器会存在竞争的风险，影响电路的稳定。
【发明内容】
[0004]有鉴于此，本发明提供一种移位寄存器，包括:
[0005]输入控制模块、第一输出模块、第二输出模块、稳定模块、信号输入端、信号输出端、第一时钟端、第二时钟端、第一电平信号端和第二电平信号端；所述信号输入端输入第一脉冲信号，所述信号输出端输出第二脉冲信号，所述第一时钟端接入第一时钟信号，所述第二时钟端接入第二时钟信号，所述第一电平信号端接入第一电平信号，所述第二电平信号端接入第二电平信号；
[0006]所述输入控制模块、所述稳定模块和所述第二输出模块在第一节点电连接；
[0007]所述输入控制模块和所述第一输出模块在第二节点电连接；
[0008]其中，所述输入控制模块包括第一晶体管、第二晶体管和第一电容；所述第一晶体管的栅极与所述第一时钟端连接，所述第一晶体管的源极与所述第一电平信号端连接，所述第一晶体管的漏极与所述第二节点连接；所述第二晶体管的栅极与所述第一节点连接，所述第二晶体管的源极与所述信号输入端连接，所述第二晶体管的漏极与所述第二节点连接；所述第一电容连接于所述第二节点与所述第二电平信号端之间；
[0009]所述第二输出模块与所述信号输出端、所述第二时钟端连接；
[0010]所述第一输出模块与所述信号输出端、所述第二电平信号端连接；
[0011]所述稳定模块与所述信号输入端、第一时钟端和第一电平信号端连接。
[0012]本发明还提供了一种用于驱动上述移位寄存器的驱动方法，包括:
[0013]在信号输入阶段，所述第一晶体管打开，将所述第一电平信号端的第一电平信号传输至所述第二节点；所述稳定模块将所述信号输入端的第一脉冲信号传输至所述第一节点；所述第一输出模块输出所述第二电平信号端的第二电平信号；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二电平信号和第二时钟信号，输出第二脉冲信号；
[0014]在信号输出阶段，所述第一晶体管关闭；所述第二晶体管打开，所述第一脉冲信号传输至所述第二节点；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二时钟信号，输出第二脉冲信号；
[0015]在信号复位阶段，所述第一晶体管打开，所述第一电平信号端的第一电平信号传输至所述第二节点；所述稳定模块将所述第一脉冲信号传输至所述第一节点；所述第一输出模块输出第二电平信号端的第二电平信号；所述信号输出端接收所述第二电平信号，输出所述第二脉冲信号；
[0016]其中，所述第一脉冲信号在所述信号输入阶段为第一电位状态，在所述信号输出阶段和信号复位阶段为第二电位状态；所述第二脉冲信号在所述信号输出阶段为第一电位状态，在所述信号输入阶段和所述信号复位阶段为第二电位状态。
[0017]本发明提供的移位寄存器及其驱动方法，其中输入控制模块和稳定模块控制第一输出模块导通，以将第二电平信号端的第二电平信号输出至信号输出端，或者控制第二输出模块的导通，以将第二时钟端的第二时钟信号输出至信号输出端，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
【附图说明】
[0018]图1是现有技术中一种的移位寄存器结构示意图；
[0019]图2是图1中移位寄存器的驱动时序不意图；
[0020]图3是本发明实施例提供的一种移位寄存器结构示意图；
[0021]图4是图3中所不移位寄存器的驱动时序不意图；
[0022]图5是图3中所不移位寄存器的另一种驱动时序不意图；
[0023]图6是本发明实施例提供的另一种移位寄存器结构示意图。
【具体实施方式】
[0024]为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
[0025]需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的【具体实施方式】的限制。
[0026]请参考图3，图3是本发明实施例提供的一种移位寄存器结构示意图。如图所示，该移位寄存器包括输入控制模块10、第一输出模块30、第二输出模块40、稳定模块20、信号输入端IN、信号输出端0UT、第一时钟端CK、第二时钟端CKB、第一电平信号端VGl和第二电平信号端VG2。其中信号输入端IN输入第一脉冲信号，该第一脉冲信号由上级移位寄存器输出，用来启动本级移位寄存器。信号输出端OUT输出第二脉冲信号，该第二脉冲信号用来驱动与本级移位寄存器连接的电子元件并用以使下级移位寄存器启动。第一时钟端CK接入第一时钟信号，第二时钟端CKB接入第二时钟信号，第一电平信号端VGl接入第一电平信号，第二电平信号端VG2接入第二电平信号。
[0027]输入控制模块10、稳定模块20和第二输出模块40在第一节点NI电连接；输入控制模块10和第一输出模块30在第二节点N2电连接。
[0028]其中，输入控制模块10包括第一晶体管M1、第二晶体管M2和第一电容Cl。第一晶体管Ml的栅极与第一时钟端CK连接，第一晶体管Ml的源极与第一电平信号端VGl连接，第一晶体管Ml的漏极与第二节点N2连接。第二晶体管M2的栅极与第一节点NI连接，第二晶体管M2的源极与信号输入端IN连接，第二晶体管M2的漏极与第二节点N2连接。第一电容Cl连接于第二节点N2与第二电平信号端VG2之间。该输入控制模块10根据第一时钟信号的控制，第一晶体管Ml打开或者关闭，并在打开时将第一电平信号端VGl的第一电平信号传输至第二节点N2。第二晶体管M2则在第一节点NI的电位的控制下打开或者关闭，并在打开时将信号输入端IN接入的第一脉冲信号传输至第二节点N2。第一电容Cl用来保持第二节点的电位。
[0029]第一输出模块30与信号输出端0UT、第二电平信号端VG2连接。第二输出模块40与信号输出端0UT、第二时钟端CKB连接。稳定模块20与信号输入端IN、第一时钟端CK和第一电平信号端VGl连接。
[0030]在上述方案的基础上，第一输出模块30、第二输出模块40及稳定模块20均可通过多种电路方式实现，在此以一种具体电路为例进行描述，但本发明提供的第一输出模块30、第二输出模块40及稳定模块20不仅限于该实施例，还可通过其他多种组合形式实现。
[0031]具体地，请继续参考图3，第一输出模块30包括第三晶体管M3 ;其中该第三晶体管M3的栅极与第二节点N2连接，第三晶体管M3的源极与第二电平信号端VG2连接，第三晶体管M3的漏极与信号输出端OUT连接。该第三晶体管M3在第二节点N2的电位的控制下，导通或不导通第二电平信号端VG2和信号输出端0UT，并在导通时将第二电平信号传输至信号输出端OUT作为第二脉冲信号输出。
[0032]第二输出模块40包括第四晶体管M4和第二电容C2。第四晶体管M4的栅极与第一节点NI连接，第四晶体管M4的源极与第二