线BL2进行驱动。
[0028]在列复用SRAM架构的存储器单元阵列的写入周期中，以下称为“选中单元”的所选中的列的位单元例如位单元BC1经受写入操作。以下称为“半选中单元”的未选中的列的位单元例如连接至同一字线的位单元BC2经受伪读取操作，导致位线BL2通过半选中位单元进行位线电压放电。这是因为选中单元和半选中单元二者共享同一行地址和公共字线信号。
[0029]因此，在写入周期期间，通过增加对单元的保持稳定性的关注来测试半选中位单元的最差情况读取静态噪声容限。为了提高读取静态噪声容限，通过读取辅助电路的字线欠驱动方案可以用于满足单元的保持稳定性。然而，该方案使单元的写入容限劣化，导致在低操作电压环境下进行操作时的写入失败。SRAM设计通常在较高电压操作时以位单元的选通门氧化物tM的可靠性为代价通过负位线或过驱动写入辅助电路来提高写入容限。
[0030]图2描绘了在对所选中的单元例如位单元BC1的写入访问期间根据字线电压电平WLV和位线电压电平BLV 二者的半选中位单元例如位单元BC2的5 σ最差静态噪声容限特性。静态噪声容限被定义为SRAM位单元可以容忍而不翻转其所存储的数据值的最大DC噪声电压。SRAM位单元的静态噪声容限取决于字线电压电平WLV和位线电压电平BLV 二者。如图2所示，位单元的静态噪声容限随着字线电压电平WLV的减小和固定的位线电压电平BLV而提高。此外，图2还描绘了位单元的静态噪声容限随着位线电压电平BLV的减小和固定的字线电压电平WLV而提高。
[0031]图3示出了在低操作电压环境VDDMIN下使用两阶段写入方案来提高对位单元的写入访问中的写入容限的集成电路的字线和位线的电压电平。VDDMIN是SRAM位单元完全发挥功能而没有任何故障的最小电压电平。两阶段写入方案利用了下述事实:静态噪声容限随着位线电压降低而提高。在写入方案的第一阶段P1中，所选中的字线被欠驱动字线电压电平L2驱动以具有健康的单元的保持稳定性。欠驱动字线电压电平L2可以在0.8 X VDD与0.9XVDD之间的范围内，其中VDD是集成电路的电源电压电平。如图2所示，在第一阶段P1的开始处，当位线电压电平BLV为与电源电压电平VDD相等的L3并且字线电压电平WLV为0.85XVDD时，静态噪声容限为约28mV。随着时间推移，位线电压电平BLV下降以试图与存储在经历伪读取的半选中位单元中的数据取得同步。第一阶段P1持续时长TD，使得位线电压电平BLV能够下降到阈值电平T，例如T < VDD/3的电平。如图2所示，当位线电压电平BLV达到阈值T例如VDDX0.3的电压电平时，静态噪声容限提高(当WLV = VDD时，S匪=34mV ;当WLV = 0.85X VDD时，S匪=46mV)。现在通过这个提高的静态噪声容限(当WLV = VDD时，静态噪声容限=34mV)，两阶段写入方案进入第二阶段P2，使得字线电压电平WLV升高到电源电压的满电压电平VDD。
[0032]写入容限被定义为使位单元的内容翻转所需要的最大位线电压。较低值的写入容限指示写入到位单元的难度程度。图4描绘了根据在最差工艺角SF(慢NM0S快PM0S)以0.52V操作的字线电压电平WLV的5σ最差写入容限。如根据图4中的仿真可以清楚看到的那样，5σ最差写入容限随着字线电压WLV从0.85 X VDD增大到VDD而提高了 85mV。因此，在两阶段写入方案的阶段P2中，通过使字线电压电平WLV上升到电源电压的满电压电平VDD来提高写入容限。
[0033]图5示出了用于实现两阶段写入方案的集成电路10。集成电路10包括存储器单元阵列100，存储器单元阵列100包括具有静态随机存取存储器架构的多个位单元BC1，,BCn ο存储器单元阵列100还包括布置在单元阵列的行R0，...，RT0P和列C1，...，Cn中并且可操作地连接至多个位单元BC1，...，BCn的多个字线WL_0，...，WL_T0P和位线BL1，...，BLn。集成电路10还包括用于生成列地址信号CA的列地址解码器200、用于生成行地址信号RA的行地址解码器(图5中未示出)以及具有与参考图1所说明的相同功能和布置的写入驱动器300。
[0034]出于简化说明的原因，图5仅示出了下述存储器单元阵列100，所述存储器单元阵列100包括:具有其中仅一条位线被标为BL1的互补对位线的第一列；以及具有其中仅一条位线被标为BL2的互补对位线的第二列C2。位单元BC1和BC2耦接至公共字线WL_T0P。位单元BC1耦接至列C1的位线BL1，以及位单元BC2耦接至列C2的位线BL 2。列地址解码器200被配置成选择位线BL1和BL2中的一条位线以用于传送要被写入耦接至位线BL1，BL2中所选中的一条位线和字线WL_T0P的位线单元BC1，BC2中的一个位线单元的数据值DO ο写入驱动器300被配置成在对所选中的位线单元的写入访问期间将数据值D提供给所选中的位线BL1，BL2以将数据值D写入被耦接至所选中的位线的位线单元BC1，BC2中的所述一个位线单元。位线写入驱动器300耦接至位线BL1和BL2，使得列复用使得能够针对列C1和C2的集合共享公共写入驱动器300。
[0035]集成电路10被配置成，当针对写入访问选择了位单元BC1时，在写入操作模式下进行操作以在字线WL_T0P上生成字线电压WLV，以将数据值D写入位单元BC1。列地址解码器200被配置成在写入操作模式下针对对位单元BC1的写入访问来选择位线BL1。写入驱动器300被配置成在写入操作模式下将数据值D提供给位线BL1。集成电路10被配置成在写入操作模式下在对所选中的位单元BC1的写入访问期间生成具有下述电压电平的字线电压WLV，所述电压电平取决于被耦接至未选中的位单元BC2的位线BL2的电压电平的过程。
[0036]集成电路10被配置成进行图3中所示的两阶段写入方案。特别地，集成电路10被配置成在写入操作模式的第一阶段P1和后继的第二阶段P2中进行操作。集成电路10被配置成在写入操作模式的阶段P1中进行操作，使得所选中的字线WL_T0P的字线电压WLV在写入操作模式的阶段P1的开始处从低电压电平L1例如0V增大到电压电平L2，电压电平L2保持不变直到写入操作模式的阶段P1结束为止。集成电路10还被配置成在阶段P1之后在写入操作模式的阶段P2中进行操作使得所选中的字线WL_T0P的字线电压WLV在写入操作模式的阶段P2的开始处从电压电平L2增大到更高电压电平L3，电压电平L3保持不变直到写入操作模式的阶段P2结束为止。
[0037]根据集成电路10的实施方式，集成电路10被配置成，当集成电路10在写入操作模式下进行操作时，耦接至未选中位单元BC2的位线BL2处的电压电平BLV从电压电平L3减小到电压电平L1。在对存储器单元阵列100的列复用架构中的选中位单元BC1的写入访问期间，在针对半选中位单元BC2的伪读取期间，出现位线BL2的位线电压放电的情形。
[0038]根据集成电路10的实施方式，集成电路被配置成，当半选中位单元BC2处的电压下降至阈值电平T以下时，所选中的字线WL_T0P处的字线电压WLV从电平L2增大到电平L3o
[0039]电压电平L1可以是0V。电压电平L2可以在0.8X VDD至0.9X VDD之间的范围内，并且优选为0.85 X VDD，其中，电压电平VDD是集成电路的电源电压的电压电平。电压电平L3可以是集成电路的电源电压VDD的电平。阈值电平T可以在0.2XVDD与0.4XVDD之间的范围内，并且优选为0.3 X VDD。
[0040]为了执行两阶段写入方案，集成电路10包括读取辅助电路400、参考位线放电计时器600、控制电路700以及延迟电路800。
[0041 ] 各个读取辅助电路400耦接至字线中的每个字线。耦接至字线WL_T0P的读取辅助电路400可以包括具有下述电阻的可控电阻器401，所述电阻能够通过被施加至读取辅助电路400的控制信号S来控制。可控读取辅助电路400被配置成在写入操作模式的阶段P1中在激活状态下进行操作，其中控制可控电阻器401的电阻使得字线WL_T0P的字线电压WLV从电压电平L1增大到电压电平L2并且在电压电平L2处保持不变。可控读取辅助电路400还被配置成在写入操作模式的阶段P2中在禁用状态下进行操作，其中控制可控电阻器401的电阻使得字线电压WLV从电压电平L2增大到电压电平L3。
[0042]字线驱动器电路500耦接至字线WL_T0P以将字线电压WLV施加至字线WL_T0P以控制对位单元BC1，BC2的写入/读取访问。字线驱动器电路500可以包括开关501例如PM0S开关和开关502例如NM0S开关，所述开关501和502耦接在电源轨之间以供应电源电压VDD和参考电位例如接地电位。读取辅助电路400和字线驱动器电路500被配置为电阻网络，所述电阻网络用于在集成电路的写入操作模式下在对位单元BC1的写入访问期间控制字线WL_T0P的字线电压WLV的电压电平。
[0043]参考位线放电计时器600可以包括参考位线RBL，参考位线RBL在写入操作模式下在对位单元BC1即所选中的位单元的写入访问期间具有与被親接至半选中位单元BC2的位线BL2处的电压电平BLV同步的参考位线电压电平RBLV，使得在与耦接至半选中位单元BC2的位线BL2的电