静态随机存储器及其布局和存取方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种静态随机存储器及其布局和存取方法。
【背景技术】
[0002]现有技术在半导体存储器件中，静态随机存储器(SRAM)器件与动态随机存取存储器(DRAM)器件相比具有更低的功耗和更快的工作速度的优点。静态随机存储器又可以很容易地通过位图测试设备进行物理单元定位，研究产品的实效模式。
[0003]静态随机存储器的可以分为电阻负载静态随机存储器和互补金属氧化物半导体(CMOS)静态随机存储器。电阻负载静态随机存储器单元采用高电阻值的电阻作为负载器件，而互补金属氧化物半导体静态随机存储器单元采用P沟道金属氧化物半导体(PM0S)晶体管作为负载器件。在互补金属氧化物半导体静态随机存储器包含多个NM0S晶体管和PM0S晶体管。
[0004]现有互补金属氧化物半导体静态随机存储器的性能不佳。
【发明内容】
[0005]本发明解决的问题是提供一种静态随机存储器及其布局和存取方法，以提高静态随机存储器的性能，并同时提高静态随机存储器的性能。
[0006]为解决上述问题，本发明提供一种静态随机存储器，包括:
[0007]第一反相器，具有第一驱动晶体管和第一负载晶体管；
[0008]第二反相器，具有第二驱动晶体管和第二负载晶体管；
[0009]第一传输晶体管，连接在所述第一反相器的输出端；
[0010]第二传输晶体管，连接在所述第二反相器的输出端；
[0011]还包括:
[0012]至少一个第一辅助驱动晶体管，位于所述第一反相器中；
[0013]至少一个第二辅助驱动晶体管，位于所述第二反相器中；
[0014]至少一个第一辅助传输晶体管，连接在所述第一反相器的输出端；
[0015]所述第一辅助传输晶体管的栅极与所述第一传输晶体管的栅极分离；
[0016]至少一个第二辅助传输晶体管，连接在所述第二反相器的输出端；
[0017]所述第二辅助传输晶体管的栅极与所述第二传输晶体管的栅极分离。
[0018]可选的，所述第一辅助传输晶体管的栅极连接所述第一反相器的输出端，所述第二辅助传输晶体管的栅极连接所述第二反相器的输出端。
[0019]可选的，所述第一辅助传输晶体管至少有两个，并且全部所述第一辅助传输晶体管的栅极连接在一起；所述第二辅助传输晶体管至少有两个，并且全部所述第二辅助传输晶体管的栅极连接在一起。
[0020]可选的，所述第一辅助驱动晶体管至少有两个，并且全部所述第一辅助驱动晶体管的栅极连接在一起；所述第二辅助驱动晶体管至少有两个，并且全部所述第二辅助驱动晶体管的栅极连接在一起。
[0021]可选的，全部所述晶体管位于矩形区域中，并且全部所述晶体管的沟道长度所在方向平行于所述矩形区域的其中一边。
[0022]可选的，全部所述晶体管均为鳍式场效应晶体管。
[0023]可选的，所述第一驱动晶体管的栅极与所述第一辅助驱动晶体管的栅极连接，并且所述第一驱动晶体管的栅极与所述第一负载晶体管的栅极连接；所述第二驱动晶体管的栅极与所述第二辅助驱动晶体管的栅极连接，并且所述第二驱动晶体管的栅极与所述第二负载晶体管的栅极连接。
[0024]为解决上述问题，本发明还提供了一种静态随机存储器的存取方法，运用于如上所述的静态随机存储器，所述存取方法包括:
[0025]在所述静态随机存储器读取过程中，所述第一辅助传输晶体管和所述第二辅助传输晶体管导通；
[0026]在所述静态随机存储器写入过程中，所述第一辅助传输晶体管和所述第二辅助传输晶体管断开。
[0027]为解决上述问题，本发明还提供了一种静态随机存储器布局，包括制作于衬底上的:
[0028]第一凸起、第二凸起、第三凸起和第四凸起，所述第二凸起位于所述第一凸起和第四凸起之间，所述第四凸起位于所述第二凸起和第三凸起之间；
[0029]所述第一凸起包括第一鳍部和第二鳍部；所述第二凸起包括第三鳍部；所述第三凸起包括第四鳍部和第五鳍部；所述第四凸起包括第六鳍部；
[0030]还包括:
[0031]至少一个第五凸起，位于所述第一凸起与所述第二凸起之间，每个所述第五凸起包括第七鳍部和第八鳍部；
[0032]至少一个第六凸起，位于所述第三凸起与所述第四凸起之间，每个所述第六凸起包括第九鳍部和第十鳍部。
[0033]可选的，所述静态随机存储器布局还包括:垂直横跨所述第一鳍部的第一栅极，垂直横跨所述第二鳍部的第二栅极，垂直横跨所述第三鳍部的第三栅极，垂直横跨所述第四鳍部的第四栅极，垂直横跨所述第五鳍部的第五栅极，垂直横跨所述第六鳍部的第六栅极，垂直横跨所述第七鳍部的第七栅极，垂直横跨所述第八鳍部的第八栅极，垂直横跨所述第九鳍部的第九栅极，垂直横跨所述第十鳍部的第十栅极；所述第七栅极与所述第一栅极分离，所述第九栅极与所述第二栅极分离。
[0034]可选的，全部所述第七栅极相互连接在一起，并连接至第一反馈节点；全部所述第九栅极相互连接在一起，并连接至第二反馈节点。
[0035]可选的，全部所述凸起的长度所在方向均平行于第一方向。
[0036]可选的，全部所述凸起和全部所述栅极位于矩形区域，并且所述第一方向平行所述矩形区域其中一边。
[0037]与现有技术相比，本发明的技术方案具有以下优点:
[0038]本发明的技术方案中，在静态随机存储器中增加设置了至少一个第一辅助传输晶体管、至少一个第二辅助传输晶体管、至少一个第一辅助驱动晶体管和至少一个第二辅助驱动晶体管，并且第一辅助传输晶体管的栅极与第一传输晶体管的栅极分离，第二辅助传输晶体管的栅极与第二传输晶体管的栅极分离。
[0039]当所述静态随机存储器读取过程中，可使得第一辅助传输晶体管和第二辅助传输晶体管断开而不参与读取过程，从而使得参与读取过程的传输晶体管包括第一传输晶体管导通和第二传输晶体管，而参与读取过程的驱动晶体管包括第一驱动晶体管、第二驱动晶体管、至少一个第一辅助驱动晶体管和至少一个第二辅助驱动晶体管，此时驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β的值大于或者等于2，提高了所述静态随机存储器的读噪声容限，静态随机存储器稳定性能提高。
[0040]当所述静态随机存储器写入过程中，可使得第一辅助传输晶体管和第二辅助传输晶体管导通而参与写入过程，从而使得参与写入过程的传输晶体管包括第一传输晶体管导通、第二传输晶体管、至少一个第一辅助驱动晶体管和至少一个第二辅助驱动晶体管，而参与写入过程的负载晶体管包括第一负载晶体管和第二负载晶体管，因此传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率Y的值大于或者等于2，提高了所述静态随机存储器的写噪声容限，静态随机存储器稳定性能提高。
【附图说明】
[0041]图1是现有静态随机存储器的布局图；
[0042]图2是现有静态随机存储器的电路图；
[0043]图3是本发明一实施例所提供的静态随机存储器的电路图；
[0044]图4是图3所示静态随机存储器的电路图对应的布局图；
[0045]图5是本发明又一实施例所提供的静态随机存储器的电路图；
[0046]图6是图5所示静态随机存储器的电路图对应的布局图；
[0047]图7至图8为本发明又一实施例所提供的静态随机存储器的布局图。
【具体实施方式】
[0048]正如【背景技术】所述，现有静态随机存储器的性能不佳。现有静态随机存储器的(位单元平面)布局图如图1所示。其包括六个晶体管(均未标注)，图1所示平面布局图显示六个晶体管的有源区(未标注)及栅极。通常静态随机存储器包括第一驱动晶体管、第一负载晶体管、第二驱动晶体管和第二负载晶体管，由图1可知静态随机存储器位于矩形虚线框所包围区域。
[0049]需要特别说明的是，为了标注的清晰，本说明书的各附图中，在标注各栅极时，将引线从栅极层的其中一个位置引出。但是本领域技术人员应当理解，位于不同有源区上方的栅极层为不同栅极，即各栅极实际上是栅极层的其中一部分。例如图1中，栅极Dll和栅极Ull属于同一栅极层(未标注)，所述栅极层中，位于第一驱动晶体管有源区上方的部分即为栅极D11，位于第一负载晶体管有源区上方的部分即为栅极U11。并且由此可知，栅极Dll与栅极Ull连接。
[0050]第一传输晶体管的栅极Gll与字线WLll连接,栅极Gll下方为第一传输晶体管的沟道区。第一传输晶体管的栅极Gll与字线WLll连接，第一传输晶体管的源极与互连线H11连接，第一传输晶体管的漏极与位线B11连接。
[0051]第二传输晶体管的栅极G12与字线WL12连接，栅极G12下方为第二传输晶体管的沟道区。第二传输晶体管的栅极G12与字线WL12连接，第二传输晶体管的源极与互连线H12连接，第二传输晶体管的漏极与位线B12连接。
[0052]第一驱动晶体管(驱动晶体管也称下拉晶体管)的栅极D11与第一负载晶体管(负载晶体管也称上拉晶体管)的栅极U11连接。第一驱动晶体管的源极与处于地电平的接地线Vss连接，第一负载晶体管的源极与电源电压线Vdd连接，第一驱动晶体管的漏极与互连线H11连接，因此第一传输晶体管的源极与第一驱动晶体管的漏极电连接。
[0053]第二驱动晶体管的栅极D12与第二负载晶体管的栅极U12连接。第二驱动晶体管的源极与处于地电平的接地线Vss连接，第二负载晶体管的源极与电源电压线Vdd连接，第二驱动晶体管的漏极与互连线H12连接，因此第二传输晶体管的源极与第二驱动晶体管的漏极电连接。
[0054]请参考图2，图2为图1所示静态随机存储器的电路图，其具体连接方式可参考图1所述内容。
[0055]静态随机存储器的稳定性由驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β，以及传输晶体管的电流驱动能力与负载晶体管的电流驱动能力的比率Υ确定。通过增加比率β和比率Υ的值，可以增大静态随机存储器的稳定系数。