电阻式随机存取存储器电路以及读取方法
【技术领域】
[0001]本发明是有关于电阻式随机存取存储器的电路以及读取方法，特别是有关于降低位线上读取干扰的电压电平的电路以及读取方法。
【背景技术】
[0002]近来，新的非易失性存储器元件，如电阻式随机存取存储器(resistance randomaccess memory, RRAM),纷纷被提出。电阻式随机存取存储器的一单元包括具有两个电极的电压存储元件以及介于两个电极间的可变电阻性材料层。可变电阻材料层，也就是数据存储材料层，可根据施加电性信号(电压或电流)于电极之间而使电阻性材料层形成的丝状物(filament)、导电路径或低电阻路径，而于电阻值上具有可逆变化。
[0003]然而，目前电阻性随机存取存储器具有读取干扰(read disturbance)的顾虑。若位线电压电平在读取操作时高于一特定电压(如0.3V，根据制造工艺不同而有所差异)电阻式随机存取存储器的存储单元的电阻值会有所改变，且使得读取操作失败。为了降低读取干扰(read disturbance)，我们需要尽可能将位线电压电平保持在越低越好的状态，然而，若位线电压电平过低时，读取存取时间(read access time)将会被拉长。
【发明内容】
[0004]本发明的目的在于提供一种电阻式随机存取存储器电路，以解决当位线电压电平过高时会产生读取干扰的技术问题。
[0005]本发明的电阻式随机存取存储器电路，包括一字线阵列、一位线阵列、一源极线阵列、多个存储器单元以及一感测模组。所述字线阵列具有相互平行的多个字线，所述位线阵列具有相互平行的多个位线，所述源极线阵列具有相互平行的多个源极线。所述存储器单元的每一个包括一第一电阻以及一第一晶体管。所述第一电阻于一高阻抗以及一低阻抗的两者间切换，包括一第一节点以及一第二节点，其中所述第一节点耦接至所述位线之一。所述第一晶体管由所述字线之一所控制，且耦接于所述第二节点以及所述源极线之一。
[0006]所述感测模组包括一第一拉升装置、一第一开关以及一第一感测放大器。所述第一拉升装置产生一第一电流。所述第一开关由一第一输出信号所控制，且耦接于所述第一拉升装置以及所述位线之一之间，其中一数据电压由所述第一电流流经所述第一开关以及所述第一电阻而至所述源极线之一所产生。所述第一感测放大器比较所述数据电压以及一参考电压而产生所述第一输出信号，其中当所述数据电压超过所述参考电压时，所述第一开关为不导通，当所述数据电压小于所述参考电压时，所述第一开关为导通。
[0007]本发明还提出一种电阻式随机存取存储器读取方法，步骤包括:将一存储器单元耦接至一字线、一源极线以及一位线，其中所述存储器单元包括一第一电阻以及一第一晶体管，其中所述第一电阻于一高阻抗以及一低阻抗的两者间切换且耦接至所述位线，其中所述第一晶体管由所述字线所控制且耦接于所述第一电阻以及所述源极线之间；利用所述字线，选择所述存储器单元；产生一第一电流，其中所述第一电流流经一第一开关以及所述存储器单元至所述源极线，而产生一数据电压；产生一参考电压；比较所述数据电压以及所述参考电压而产生所述第一输出信号；当所述数据电压超过所述参考电压时，不导通所述第一开关；以及当所述数据电压小于所述参考电压时，导通所述第一开关。
[0008]本发明中所选择的存储器单元的电阻跨压，因感测放大器的输出信号所控制的开关，而被限制在一既定电压电平之下。当开关不导通后，所选择的存储器单元的电阻跨压，会因为所选择的存储器单元耦接至接地端，而开始放电。因此，读取干扰(readdisturbance)被降低，甚至消除殆尽。
【附图说明】
[0009]图1显示根据本发明的一实施例所述的电阻式随机存取存储器电路的示意图；
[0010]图2显示根据本发明的一实施例所述的图1的电阻式随机存取存储器电路100的操作示意图；
[0011]图3显示根据本发明的一实施例所述的感测放大器的电路图；
[0012]图4显示根据本发明的一实施例所述的产生参考电压VR的示意图；
[0013]图5显示根据本发明的另一实施例所述的电阻式随机存取存储器电路的示意图；以及
[0014]图6显示根据本发明的另一实施例所述的电阻式随机存取存储器读取方法的流程图。
[0015]符号说明:
[0016]100,500电阻式随机存取存储器电路；
[0017]110、510存储器单元；
[0018]111 第一电阻；
[0019]112第一晶体管；
[0020]120,530多工器阵列；
[0021]130、550 感测模组；
[0022]131拉升装置；
[0023]132 开关；
[0024]133,300感测放大器；
[0025]401 晶体管；
[0026]402,552第二拉升装置；
[0027]520反相存储器单元；
[0028]540反相多工器阵列；
[0029]551第一拉升装置；
[0030]553 第一开关；
[0031]554 第二开关；
[0032]555第一感测放大器；
[0033]556第二感测放大器；
[0034]WL字线阵列；
[0035]WL〈0>、WL〈1>、.......WL<1023> 字线；
[0036]SL〈0>、SL〈1>、.......SL〈31> 源极线；
[0037]BL〈0>、BL〈1>、......、BL〈127> 位线；
[0038]SL源极线阵列；
[0039]BL位线阵列；
[0040]BLB反相位线阵列；
[0041]0UT1第一输出信号；
[0042]0UT2第二输出信号；
[0043]DL数据线；
[0044]DLB反相数据线；
[0045]VD数据电压；
[0046]VR参考电压；
[0047]ATD启始信号；
[0048]Ml第一 N型半导体；
[0049]M2第二 N型半导体；
[0050]M3第一 P型半导体；
[0051]M4第二 P型半导体；
[0052]M5第三N型半导体；
[0053]M6第四N型半导体；
[0054]M7第三P型半导体；
[0055]IN输入端点；
[0056]REF参考端点；
[0057]OUT输出端点；
[0058]II电流源；
[0059]VB偏压电压；
[0060]S61?S67步骤流程。
【具体实施方式】
[0061]以下将介绍根据本发明所述的较佳实施例。必须要说明的是，本发明提供了许多可应用的发明概念，在此所揭露的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。
[0062]图1显示根据本发明的一实施例所述的电阻式随机存取存储器电路的示意图。如图1所不，电阻式随机存取存储器(resistance random access memory, RRAM)电路100包括字线阵列WL、源极线阵列SL、位线阵列BL、多个存储器单元(包括存储器单元110)、多工器阵列120以及感测模组130。字线阵列WL包括相互平行的多个字线的一阵列，源极线阵列SL包括相互平行的多个源极线的一阵列，位线阵列BL包括相互平行的多个位线的一阵列。根据图1的实施例，其中具有1024条字线、32条源极线、128条位线以及128个多工器，
也就是，字线阵列WL包括字线WL〈0>、WL〈1>........WL〈1023>，源极线阵列SL包括源极线
SL〈0>、SL〈1>、.......SL〈31>，位线阵列 BL 包括位线 BL〈0>、BL〈1>、.......BL〈127>。
[0063]在以下的叙述中，我们将以存储器单元110作为一范例，用以说明多个存储器单兀。存储器单兀110包括第一电阻111以及第一晶体管112。第一电阻111的电阻值在一高阻抗以及一低阻抗两者间来回切换，并耦接至位线BL〈0>。根据本发明的一实施例，当第一电阻111为低阻抗时，存储器单元110为一设定单元(set cell);当第一电阻111为高阻抗时，存储器单元110为一重设单元(reset cell)。第一晶体管112由字线WL〈0>所控制，并耦接于第一电阻111以及源极线SL〈0>之间。
[0064]根据本发明的一实施例，多工器阵列120包括耦接至对应位线的