集成电路和用于集成电路的存储器自我测试方法
【专利说明】集成电路和用于集成电路的存储器自我测试方法
[0001]本发明要求申请日为2014年9月26日，专利号为62/055，684的美国专利的优先权，该美国专利的全部内容均包含在本发明中。
【技术领域】
[0002]本发明涉及集成电路(Integrated circuits)技术领域，尤其涉及一种集成电路和用于集成电路的存储器自我测试方法。
【【背景技术】】
[0003]由于功能的增强和性能的提升，集成电路(Integrated circuits)已经变得很复杂。很多集成电路包括片上存储器(on-chip memory)。片上存储器可以多种形式呈现，例如，随机访问存储器(Random Access Memory, RAM)、只读存储器(Read-Only Memory,ROM)、可编程只读存储器(Programmable read-only Memory, PROM)、非易失性存储器(Non-Volatile Memory，NVRAM)、闪存(flash memory)等。在上述的各种存储器中，RAM 和ROM最常被用于芯片(例如，处理器(processor)，控制器(controller)或数据处理单元(digital processing unit,DPS))中。由于存储在ROM中的内容不能被修改，因此ROM用于存储芯片的主要核心(main core)或主要操作系统。RAM存储器为易挥发性的存储器，当电源断掉时，其内部所存储的信息则会被移除，因此RAM存储器通常用于存储芯片操作过程中所形成的参数或临时数据。
[0004]由于集成电路复杂性的增强，新增的元件可能导致芯片出错。为避免装载有故障的芯片，需要一种测试机制来发现故障芯片。传统的故障检测机制使用一个外部的自动测试装置(Automatic Test Equipment,ATE)来测试芯片，但该机制耗费时间并且不是一种经济的途径。因此，另一测试机制，内建自我测试(Built-1n Self Test,BIST)被提供给一些特殊的电路，例如一个带有嵌入式存储器的芯片。该机制允许芯片使用额外的硬件或集成在芯片中的软件来执行一自我测试程序(self-testing procedure)，所述自我测试程序通过使用所述额外的硬件或所述芯片中的软件(存储在所述嵌入式存储器中)测试所述芯片的操作(功能性地，参数性地，或者兼具两者)。因此，该新的测试机制降低了对外部自动测试装置的依赖性。虽然BIST机制可提供一种相对经济的芯片测试途径，但是，传统的测试程序不能被用于做及时验证(on-the-fly validat1n)或诊断(diagnosis)。因此，传统的BIST机制需要被改善。
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【发明内容】
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[0005]本发明提供集成电路和用于集成电路的存储器自我测试方法。
[0006]本发明的提供一种集成电路包括:一核心电路，用于执行所述集成电路的操作；一存储器，用于存储一子系统和一修复系统，当所述修复系统运行时，所述修复系统检测所述存储器是否存在故障，当所述修复系统检测到所述故障，修复所述故障，而当所述修复系统没有检测到所述故障，向所述存储器中注入一假故障用来验证所述修复系统是否运行正确。
[0007]本发明提供一种用于集成电路的存储器自我测试方法，其中，所述所述集成电路包括一核心电路、一存储器存储有一子系统和一修复系统，所述方法包括:通过所述修复系统检测所述存储器是否存在故障；当检测到所述故障时，所述修复系统修复所述故障；当未检测到所述故障时，向所述存储器中注入一假故障用来验证所述修复系统是否运行正确。
[0008]本发明实施例的集成电路或用于集成电路的存储器自我测试方法，使用修复系统检测集成电路的存储器是否存在故障，当所述修复系统检测到所述故障，修复所述故障，而当所述修复系统没有检测到所述故障，向所述存储器中注入一假故障用来验证所述修复系统是否运行正确。由此本发明实施例可以检测并修复嵌入式存储器的故障以及验证修复系统本身是否失败。
【【附图说明】】
[0009]图1为一个芯片的示意图。
[0010]图2为本发明的一个实施例的集成电路的芯片的示意图。
[0011]图3为本发明的一个实施例的存储器自我测试方法的流程图。
[0012]图4为本发明的另一个实施例的存储器自我测试方法的流程图。
[0013]图5为本发明的一个实施例的使用BIST机制的集成电路芯片的示意图。
[0014]图6为本发明的一个实施例的集成电路的功能模块图。
[0015]图7为本发明的一个实施例的芯片测试系统的示意图。
[0016]图8为一个存储器模块的示意图。
[0017]图9A为本发明的一个实施例的形成假字线故障(fake word line defect)的电路的电路图。
[0018]图9B为本发明的一个实施例的形成假位线故障(fake bit line defect)的电路的电路图。
[0019]图9C为本发明的一个实施例的形成假存储器块故障(fake memory blockdefect)的电路的电路图。
【【具体实施方式】】
[0020]接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。
[0021]图1为一个集成电路的芯片的原理图。如图1所示，芯片10包括一个核心电路
11、一个修复电路15、一第一 RAM12存储有第一子系统subsysl，一第二 RAM13存储有第二子系统subsys2，以及一第三RAM14存储有第三子系统subsys3。所述核心电路11处理所述芯片10的功能和操作，而所述修复电路15用来检测所述第一 RAM12、所述第二 RAM13以及所述第三RAM14中的故障。例如，当所述第一子系统subsysl运行时，所述RAM12中的故障可能引起错误且所述芯片10可能不能正常工作(nonfunct1nal)。在所述第一子系统subsysl、所述第二子系统subsys2以及所述第三子系统subsys3运行时，所述修复电路15连续不断地检测所述第一 RAM12、所述第二 RAM13以及所述第三RAM14中是否存在任何故障，并修复所检测到的故障。在图1中，修复电路15处理故障检测并修复所述第一 RAM12、所述第二 RAM13以及所述第三RAM14的故障，但本发明并不受此限制。
[0022]图2为本发明的一个实施例的集成电路的芯片的示意图。如图2所示，芯片20包括一核心电路21、一第一 RAM22存储有第一子系统subsys22a(标记为subsysl)，一第二RAM23存储有第二子系统subsys23a(标记为subsys2)，以及一第三RAM24存储有第三子系统subsys24a(标记为subsys3)。所述第一子系统22a包括一第一修复系统22b来检测并修复发生在所述第一 RAM22中的故障。所述第二子系统23a包括一第二修复系统23b来检测并修复发生在所述第二 RAM23中的故障。所述第三子系统24a包括一第三修复系统24b来检测并修复发生在所述第三RAM24中的故障。在本实施例中，修复系统22b、23b以及24b为相应的子系统的一部分(也即，修复系统22b为第一子系统22a的一部分，修复系统23b为第二子系统23a的一部分，修复系统24b为第三子系统24a的一部分)，而在其他的实施例中，修复系统22b、23b以及24b也可独立于相应的子系统(也即，修复系统22b独立于第一子系统22a，修复系统23b独立于第二子系统23a，修复系统24b独立于第三子系统24a)。
[0023]当第一子系统22a运行时，第一修复系统22b检测第一 RAM22中是否发生故障。当所述第一修复系统22b检测到所述第一 RAM22中的故障，则根据一预先设定的修复途径(repair approach)修复所述故障，例如封闭(blocking) —个存储器块(memory block)或者存储器列(memory colum