灵敏放大器以及存储器的制造方法
【技术领域】
[0001]本发明涉及存储器电路技术领域，特别是涉及一种灵敏放大器以及存储器。
【背景技术】
[0002]静态随机存取存储器(SRAM, Static Random Access Memory)嵌入到几乎所有的大规模集成电路中，并且在要求高速、高集成度、低功耗、低电压、低成本、短周期的应用中起到了关键性的作用。SRAM可包括不同数目的晶体管，并经常根据晶体管的数目而命名，例如，6晶体管(6-T)SRAM、8晶体管(8_T) SRAM等等。
[0003]SRAM主要包括存储阵列和外围辅助电路两部分。存储阵列是SRAM的核心组成部分，起着存储数据的作用；存储阵列的结构相对固定，性能一般由集成电路制造工艺水平决定。外围辅助电路包括灵敏放大器(SA，Sense Amplifier)、译码电路、输入输出电路、时序产生电路等等。其中，灵敏放大器是外围辅助电路的一个重要组成部分，灵敏放大器性能的优劣对SRAM的速度等性能的提升有重要影响。
[0004]在现有技术中，灵敏放大器感应位线(bit-line)上的小信号变化并通过放大所述小信号变化来得到存储阵列中存储单元上储存的数据。然而，采用现有技术的灵敏放大器，存储单元很容易受干扰。
【发明内容】
[0005]本发明的目的在于，提供一种灵敏放大器以及存储器，有利于减小存储单元间的干扰。
[0006]为解决上述技术问题，本发明提供一种灵敏放大器，包括:
[0007]控制单元，接收一输入信号和一时钟信号，在所述时钟信号为高电位时，所述控制单元输出一与所述输入信号相同的控制信号，在所述时钟信号为低电位时，所述控制单元不输出所述控制信号；
[0008]变换器，将所述控制信号转换为相反的反相控制信号；
[0009]第一电流镜单元，所述第一电流镜单元的输入端连接一第一参考节点，所述第一电流镜单元的输出端连接一第一输出节点；
[0010]第一分压单元，接收所述控制信号，在所述控制信号为高电位时，拉低所述第一输出节点的电压；
[0011]第二分压单元，接收所述反相控制信号，在所述反相控制信号为低电位时，所述第一参考节点充电；
[0012]第二电流镜单元，所述第二电流镜单元的输入端连接一第二参考节点，所述第二电流镜单元的输出端连接一第二输出节点；
[0013]第三分压单元，接收所述控制信号，在所述控制信号为高电位时，拉低所述第二输出节点的电压；以及
[0014]第四分压单元，接收所述反相控制信号，在所述反相控制信号为低电位时，所述第二参考节点充电。
[0015]可选的，所述灵敏放大器还包括:
[0016]第一预充电单元，接收所述时钟信号，在所述时钟信号为低电位时，所述第一预充电单元对所述第一输出节点充电；
[0017]第二预充电单元，接收所述时钟信号，在所述时钟信号为低电位时，所述第二预充电单元对所述第二输出节点充电。
[0018]可选的，所述第一预充电单元包括一第一 PMOS管，所述第一 PMOS管的栅极接收所述时钟信号，所述第一 PMOS管的源极接工作电压，所述第一 PMOS管的漏极连接所述第一输出节点。
[0019]可选的，所述第二预充电单元包括一第二 PMOS管，所述第二 PMOS管的栅极接收所述时钟信号，所述第二 PMOS管的源极接工作电压，所述第二 PMOS管的漏极连接所述第二输出节点。
[0020]可选的，所述第一电流源单元包括一第三PMOS管和一第四PMOS管，所述第三PMOS管和第四PMOS管的栅极相连后，连接所述第一参考节点，所述第三PMOS管的源极接工作电压，所述第三PMOS管的漏极连接所述第一输出节点，所述第四PMOS管的源极接工作电压，所述第四PMOS管的漏极连接所述第一参考节点。
[0021]可选的，所述第二电流源单元包括第五PMOS管和第六PMOS管，所述第五PMOS管和第六PMOS管的栅极相连后，连接所述第二参考节点，所述第五PMOS管的源极接工作电压，所述第五PMOS管的漏极连接所述第二输出节点，所述第六PMOS管的源极接工作电压，所述第六PMOS管的漏极连接所述第二参考节点。
[0022]可选的，所述第一分压单元包括一第一 NMOS管，所述第一 NMOS管的栅极接收所述控制信号，所述第一 NMOS管的源极接地，所述第一 NMOS管的漏极连接所述第一输出节点。
[0023]可选的，所述第二分压单元包括一第二 NMOS管，所述第二 NMOS管的栅极接收所述反相控制信号，所述第二 NMOS管的源极接地，所述第二 NMOS管的漏极连接所述第一参考节点。
[0024]可选的，所述第三分压单元包括一第三NMOS管，所述第三NMOS管的栅极接收所述控制信号，所述第三NMOS管的源极接地，所述第三NMOS管的漏极连接所述第二输出节点。
[0025]可选的，所述第四分压单元包括一第四NMOS管，所述第四NMOS管的栅极接收所述反相控制信号，所述第四NMOS管的源极接地，所述第四NMOS管的漏极连接所述第二参考节点。
[0026]可选的，所述控制单元包括一第五NMOS管，所述第五NMOS管的栅极接收所述时钟信号，所述第五NMOS管的源极接收所述输入信号，所述第五NMOS管的漏极输出所述控制信号。
[0027]可选的，所述变换器包括一第七PMOS管和一第六NMOS管，所述第七PMOS管的栅极和所述第六NMOS管的栅极连接，作为所述变换器的输入端，接收所述控制信号，所述第七PMOS管的源极接工作电压，所述第六NMOS管的源极接地，所述第七PMOS管的漏极和所述第六NMOS管的漏极连接，作为所述变换器的输出端，输出所述反相控制信号。
[0028]可选的，所述输入信号为读取信号或位线信号。
[0029]根据本发明的另一面，还提供一种包含如上任意一项所述的灵敏放大器的存储器。
[0030]与现有技术相比，本发明提供的灵敏放大器以及存储器具有以下优点:
[0031]在本发明提供的灵敏放大器中，控制单元接收一输入信号和一时钟信号，在所述时钟信号为高电位时，所述控制单元输出一与所述输入信号相同的控制信号，在所述时钟信号为低电位时，所述控制单元不输出所述控制信号所述第一分压单元、第二分压单元、第三分压单元、第四分压单元均不工作，从而避免存储单元之间的干扰。
【附图说明】
[0032]图1为本发明一实施例中灵敏放大器的电路图。
【具体实施方式】
[0033]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0034]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0035]请参考图1，图1为本发明一实施例中灵敏放大器的电路图。如图1所示，所述灵敏放大器I包括控制单元101、变换器102，第一电流镜单元103、第一分压单元104、第二分压单元105、第二电流镜单元106、第三分压单元107以及第四分压单元108。
[0036]所述控制单兀101接收一输入信号Vin和一时钟信号CLK,其中，所述输入信号Vin表征存储单元的地