半导体存储装置和存储数据的读取方法
【技术领域】
[0001 ]本发明的实施方式涉及半导体存储装置和存储数据的读取方法。
【背景技术】
[0002]作为大容量记录介质，以NAND型闪存为代表的非易失性半导体存储装置用于各种电子设备。此种非易失性半导体存储装置将从所选择的存储器单元读取的数据经由感测放大器(sense amplifier，读出放大器)变换为所希望的电压电平。该感测放大器的读取工作称为感测(sense，读出)。
[0003]作为感测方式之一，已知ABL(A11 Bit Line，全位线)方式。在ABL方式中，在对位线进行预充电后，对所有的位线进行读取工作。然后，基于从位线流过的电流量，检测来自存储器单元的读取数据。
[0004]在ABL方式中，首先对位线进行预充电。然后，使连接于感测节点的晶体管导通，将来自对应的位线的电流转送至感测节点。然而，上述的晶体管的栅电压直到到达使该晶体管导通的电压电平为止，需要预定的准备(setup)时间。该准备时间按各个位线变动。其结果是，上述晶体管导通的时间也按位线而出现偏差。因此，成为感测放大器的读取特性恶化的主要原因。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1:美国专利第7，974，133号公报
[0008]专利文献2:美国专利第7，881，120号公报
【发明内容】
[0009]发明要解决的问题
[0010]本发明所要解决的问题为提供:能够提高感测放大器的读取特性的半导体存储装置和存储数据的读取方法。
[0011]用于解决问题的手段
[0012]根据本实施方式，提供一种半导体存储装置，具备:
[0013I与位线相连的多个存储器单元；
[0014]经由所述位线读取在所述多个存储器单元中选择出的存储器单元所存储的数据的感测放大器;和
[0015]控制所述感测放大器的工作的控制器，
[0016]所述感测放大器具有:
[0017]对与所述选择出的存储器单元相连的位线的电压进行箝位的第一晶体管；
[0018]夹插于由所述第一晶体管箝位的电压节点与基准电压节点之间的第二晶体管；
[0019]夹插于根据存储于所述选择出的存储器单元的数据进行充放电的充放电节点与由所述第一晶体管箝位的电压节点之间的第三晶体管;和
[0020]夹插于所述基准电压节点与所述充放电节点之间的第四晶体管，
[0021 ]所述控制器，具有:在读取存储于所述选择出的存储器单元的数据时依次被执行的第一工作模式、第二工作模式和第三工作模式，
[0022]在所述第一工作模式中，使所述第一晶体管和所述第二晶体管导通，对与所述选择出的存储器单元相连的位线预充电，并对所述充放电节点预充电，且使所述第三晶体管截止，
[0023]在所述第二工作模式中，继续进行对所述位线的预充电，并使所述第三晶体管在导通方向工作，且使所述第三晶体管的源漏电阻高于所述第一晶体管的源漏电阻;和
[0024]在所述第三工作模式中，使所述第一晶体管导通、使所述第二晶体管截止、使所述第三晶体管导通并使所述第四晶体管导通，允许来自所述充放电节点的放电电流经由所述第三晶体管及所述第一晶体管流到所述位线。
【附图说明】
[0025]图1是表示本发明的一个实施方式涉及的半导体存储装置的概略构成的框图。
[0026]图2是表示单元阵列2周边的详细构成的框图。
[0027]图3是表示感测放大器6的内部构成的一例的电路图。
[0028]图4是表示第一工作模式时的第一?第三晶体管Ql?Q3的工作状态的图。
[0029]图5是表示第二工作模式时的第一?第三晶体管Ql?Q3的工作状态的图。
[0030]图6是表示第三工作模式时的第一?第三晶体管Ql?Q3的工作状态的图。
[0031]图7是表示第四工作模式时的第一?第三晶体管Ql?Q3的工作状态的图。
[0032]图8是第一?第四工作模式时的感测放大器6的内部的电压和电流波形图。
[0033]图9是表示一个比较例的读出工作模式时的第一?第三晶体管Q3的工作状态的图。
[0034]图10是一个比较例中的感测放大器6的内部的电压和电流波形图。
【具体实施方式】
[0035]图1是表示本发明的一个实施方式涉及的半导体存储装置的概略构成的框图。图1的半导体存储装置示出NAND型闪存的例子。
[0036]图1的半导体存储装置I具备:单元阵列2、行解码器3、字线驱动器4、列解码器5、感测放大器(S/A)6、数据锁存电路7、控制器8、高电压发生器9、地址寄存器10、命令解码器11、I/O缓冲器12。
[0037]单元阵列2具备将多个存储器单元串联连接而成的NAND串。
[0038]图2是表示单元阵列2周边的详细构成的框图。如图2所示，单元阵列2分为多个块BLKO?BLKn。在各块，上述NAND串20在列方向排列多个。各NAND串20具有:串联连接的多个存储器单元21、连接于这些存储器单元21的一端侧的选择门(select1n gate)晶体管SI和连接于另一端侧的选择门晶体管S2。
[0039]NAND串20内的各存储器单元21的栅连接于对应的字线WLO?WLn+Ι。选择门晶体管SI的栅连接于选择门线SGD O选择门晶体管S2的栅连接于选择门线SGS。各NAND串20经由对应的选择门晶体管SI连接于共同的单元源线。此外，各NAND串20经由对应的选择门晶体管S2连接于对应的位线BLO?BLn。
[0040]连接于NAND串20内的各存储器单元21的栅的各字线WLO?WLn+1连接于行解码器
3。行解码器3将从地址寄存器10转送来的行地址解码。在行解码器3的附近配置有字线驱动器4。字线驱动器4基于解码后的数据，生成用于驱动各字线的电压。
[0041 ]连接于各NAND串20的位线BLO?BLn经由位线选择晶体管QO连接于感测放大器6。本实施方式中的感测放大器6，以ABL(A11 Bit Line)方式，根据从位线流过的电流量检测来自存储器单元21的读取数据。由感测放大器6检测出的读取数据，例如作为二值数据保持于数据锁存电路7。
[0042]图1所示的列解码器5将来自地址寄存器10的列地址解码。此外，列解码器5基于该解码后的结果，决定是否将保持于数据锁存电路7的数据转送至数据总线。
[0043]I/O缓冲器12对从I/O端子输入的地址、数据和命令进行缓冲。此外，I/O缓冲器12将地址转送至地址寄存器10，将命令转送至命令寄存器，将数据转送至数据总线。
[0044]控制器8识别地址和命令，并且控制上述感测放大器6等的工作。
[0045]图3是表示感测放大器6的内部构成的一例的电路图。在图3中，示出对与包括所选择的一个存储器单元21的一个NAND串20相连的位线BLI进行感测的电路部分。在位线BL具有n(n为2以上的整数)条的情况下，与图3同样的电路设置n/m个(m为I以上的整数，例如为η个或η/2个)。下面，为了方便，将通过了夹插于与NAND串20相连的位线BL和感测放大器6之间的位线选择晶体管QO后的信号线即感测放大器6和位线选择晶体管QO之间的信号线，称为位线BLI。
[0046]如图3所示，感测放大器6具有:具有栅BLC的第一晶体管Q1、具有栅BLX的第二晶体管Q2、具有栅XXL的第三晶体管Q3、和具有栅HLL的第四晶体管Q4。第一?第四晶体管Ql?Q4都是NMOS晶体管。
[0047 ]第一晶体管Q1、第二晶体管Q2、第三晶体管Q3，各自的源/漏的一方共同连接，在本说明书中，将该共同连接节点称为SCOM节点。
[0048]第一晶体管Ql设置于与NAND串20相连的位线BLI和SCOM节点之间。第二晶体管Q2设置于基准电压节点Vdd和SCOM节点之间。第三