基于存储器孔直径针对3d非易失性存储器的编程和读取操作的制作方法
【技术领域】
[0001]本发明涉及用于对3D非易失性存储器设备中的存储器单元进行编程和读取的技术。
【背景技术】
[0002]近年来，已提出使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储器结构的超高密度存储设备。例如，3D NAND堆叠式存储器设备可以由交替的导电层和介电层的阵列形成。在这些层中钻有存储器孔(memory hole)以同时限定很多存储器层。然后，通过利用适当的材料填充存储器孔来形成NAND串。直线型NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包括一对竖直的存储器单元列，该对竖直的存储器单元列在两个存储器孔中延伸并且通过底部背栅接合。存储器单元的控制栅极由导电层提供。
【附图说明】
[0003]在不同的附图中，具有相同附图标记的元件指代共同部件。
[0004]图1A是3D堆叠式非易失性存储器设备的透视图。
[0005]图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。
[0006]图2A描绘了块200的U形NAND实施方式的顶视图，其示出了示例S⑶线子集SGDL-SBO和SGDL-SBl作为图1A中的BLKO的示例实现方式。
[0007]图2B1描绘了图2A的块200，其示出了示例字线子集WL23D-SB和WL23S-SB以及示例位线子集BL-SBO和BL-SBl。
[0008]图2B2描绘了图2A的块200，其示出了NAND串210至215的示例集合。
[0009]图2B3描绘了图2B2的示例NAND串NS0。
[0010]图2B4 描绘了图 2B2 的示例 NAND串NS0、NS0-l、NS0-2、…、NS0-14。
[0011]图2C描绘了堆叠230的实施方式，其示出了图2A的块200的一部分209的沿线220的横截面图，其中字线层具有一致的厚度并且存储器孔具有另一种一致的厚度。
[0012]图2D描绘了堆叠231的实施方式，其示出了图2A的块200的一部分210沿线220的横截面图，其中字线层具有随着存储器孔渐进变窄而渐进变大的厚度。
[0013]图2E描绘了用于形成根据图2D的存储器设备的过程。
[0014]图2F描绘了在字线层堆叠中存储器孔直径(Dmh)的变化。
[0015]图2G描绘了在根据图2E的步骤292的一个实施方式的字线层堆叠中控制栅长度的逐渐变化。
[0016]图2H描绘了在根据图2E的步骤292的另一实施方式的字线层堆叠中控制栅长度的阶跃式变化。
[0017]图21描绘了在根据图2E的步骤292的另一实施方式的字线层堆叠中控制栅长度的另一阶跃式变化。
[0018]图3A描绘了图2D的列CO的区域236的近视图，其示出了SG层中的漏极侧选择栅SGD和字线层WLL23中的存储器单元MC。
[0019]图3B描绘了图3A的列CO的横截面图。
[0020]图4A描绘了图1A的块BLKO的直线型NAND串实施方式(块480)的顶视图，其示出了示例S⑶线子集SGDL-SB0A和SGDL-SB1A以及示例位线子集。
[0021 ]图4B1描绘了图4A的块BLK0，其示出了示例WL线子集WL23-SB以及示例位线子集BL-SBOA和BL-SB1A。
[0022]图4B2描绘了图4A的块BLK0，其示出了示例NAND串集合216至219、221以及222。
[0023]图4C描绘了图4A的块480的一部分488沿线486的横截面图，其中字线层具有随着存储器孔渐进变窄而渐进变大的厚度。
[0024]图5A描绘了用于根据存储器单元的字线层对存储器单元进行编程和感测的过程。
[0025]图5B描绘了用于根据图5A的步骤500对存储器单元进行编程的过程的示例。
[0026]图5C描绘了用于根据图5A的步骤502对存储器单元进行感测的过程的示例。
[0027]图f5D描绘了用于根据图5B的步骤512执行编程操作的过程的示例。
[0028]图5E描绘了用于根据图5C的步骤517执行感测操作的过程的示例。
[0029 ]图6A和图6B描绘了具有四种数据状态的一遍编程操作。
[0030]图7A至图7C描绘了具有四种数据状态的两遍编程操作。
[0031]图8A至图8D描绘了具有八种数据状态的三遍编程操作。
[0032]图9A描绘了具有四种数据状态的阈值电压(Vth)分布，其示出了读取窗根据擦除状态分布的上尾从￥111:1增加至￥11丨2而从\^(^1减小至\^(1￥2。
[0033]图9B描绘了具有四种数据状态的Vth分布，其示出了与图9A相比较窄的C状态Vth分布O
[0034]图9C描绘了具有四种数据状态的Vth分布，其示出了与图9A相比较窄的A状态Vth分布和B状态Vth分布。
[0035]图9D描绘了具有四种数据状态的Vth分布，其示出了与图9A相比较窄的A状态Vth分布、B状态Vth分布和C状态Vth分布。
[0036]图9E描绘了具有四种数据状态的Vth分布，其示出了与图9A相比较窄且上移的A状态Vth分布和B状态Vth分布。
[0037]图9F描绘了与图9E—致的、一个或更多个较低的编程数据状态的验证电平根据Dmh的变化。
[0038]图1OA是描绘读取窗(Vrdw)根据Dmh的减小而减小的曲线图。
[0039]图1OB是描绘通过以下方式实现的读通电压(Vrp)的降低的曲线图:使C状态Vth分布(Vcm)根据Dmh的减小而逐渐降低，同时使A状态Vth分布(Vaw)和B状态Vth分布(Vbw)保持恒定。
[0040]图1OC是描绘通过以下方式实现的读通电压(Vrp)的降低的曲线图:使A状态Vth分布(Vaw)和B状态Vth分布(Vbw)根据Dmh的减小而逐渐降低，同时使C状态Vth分布(Vcm)保持恒定。
[0041 ]图1OD是提供图1OB中的Vrp和Vcm的四电平简化情况的曲线图。
[0042]图1OE是提供图1OB中的Vam、Vbw和Vrp的二电平简化情况的曲线图。
[0043]图1OF描绘了与图9C一致的、编程数据状态的验证电平根据Dmh的变化。
[0044]图1lA描绘了用于诸如图7A至图7C中的两遍编程操作中的第一遍的编程和感测波形。
[0045]图1IB描绘了在图1IA的编程操作中使用的固定dVpgm。
[0046]图12A描绘了用于诸如图7A至图7C中的两边编程操作中的第二遍或者用于诸如图6A和图6B中的编程操作以实现用于诸如图9B中的C状态的窄的Vth分布的编程和感测波形。
[0047]图12B描绘了在图12A的编程操作中使用的dVpgm。
[0048]图12C描绘了用于与图12A的编程操作的编程脉冲一起使用的位线电压(Vbl)。
[0049]图13A描绘了用于诸如图7A至图7C中的两遍编程操作的第二遍的或者用于诸如图6A和图6B中的编程操作以实现用于诸如图9C中的A状态和B状态的窄的Vth分布的替选编程和感测波形。
[0050 ]图13B描绘了在图13A的编程操作中使用的dVpgm。
[0051]图13C描绘了用于与图13A的编程操作的编程脉冲一起使用的Vbl。
【具体实施方式】
[0052]提供了以下技术:通过对存储器孔直径的变化进行补偿来对3D堆叠式非易失性存储器设备中的存储器单元进行编程和读取。
[0053]在这样的存储器设备中，由于非常高的长径比(aspectrat1)而使存储器孔刻蚀具有挑战性。例如，约25至30的深度直径比是常见的。存储器孔直径可以沿孔的长度而变化。通常，该直径从存储器孔的顶部到底部渐进地变小。在一些情况下，在孔的顶部靠近选择栅处出现轻微变窄，以使得直径在从存储器孔的顶部到底部渐进变小之前变得稍微更宽。
[0054]由于存储器孔的直径的不一致性，存储器单元的编程和擦除速度可以基于它们沿存储器孔的位置而变化。在较小直径存储器孔的情况下，跨隧道氧化层的电场较强，以使得编程和擦除速度较高。另一结果是读取干扰更严重，从而降低了存储器设备的可靠性。在感测操作(例如读取或验证操作)期间，向未被选择的存储器单元施加适度高的读通电压(read pass voltage)，以将它们设置成处于导电状态。读通电压必须比最高数据状态的阈值电压(Vth)分布的上尾高的多，以确保未选择的存储器单元被设置成处于导电状态。在未选择的存储器单元处于非导电状态的情况下，它们不对选择的存储器单元的感测产生干扰。
[0055]然而，读通电压所创建的电场用作弱编程电压。因为擦除状态下的存储器单元具有最低的Vth，所以它们受电压的影响最为严重。作为结果，未选择的存储器单元的擦除状态Vth的上尾可能增大，并且因此使读通窗口减小。此外，当读通电压较高时，这种增加更为严重。对于在未擦除和重新编程情况下重复地读取的存储器单元而言，该增加也更严重。例如，计算机的固态存储器中的存储器单元可以存储被多次读取的操作系统文件。或者，存储器单元可以存储被多次访问的图像或视频。当对这些存储器单元进行读取时，无法将一些擦除状态单元与一些A状态单元区分，从而产生读取错误。随时间推移如果更多电子由于编程擦除循环而被俘获在电荷俘获层中，则该问题变得更严重。
[0056]一种解决方案是根据它在堆叠中的位置(例如基于存储器孔的相邻部分的宽度)来调整对存储器单元的编程，具体地，可以将数据状态中的一个或更多个状态编程到较窄的Vth分布，以使得可以在后续的感测操作中使用较低的读通电压。这种方案的优点包括降低读取干扰。在一种方法中，最高数据状态的Vth分布被变窄但未被下移。在另一种方法中，最高数据状态的Vth分布未被变窄但被下移，并且一个或更多个较低数据状态的Vth分布被变窄。在另一选项中，读通电压在后续感测操作期间未被降低，但A状态(以及可选地B状态)在编程期间被上移以提供与擦除状态的上尾的间距。该方法容许读取干扰，而非降低读取干扰。
[0057]另一方案是修改存储器设备的结构，以使得字线在存储器孔的变窄的部分处变厚。例如，较低字线层可以较厚，而较高字线层较薄。字线层的厚度限定存储器单元的控制栅的长度。在存储器孔中，读通电压引起跨隧道氧化层的电磁场，该电磁场在存储器孔变窄时变强。这导致编程噪声增加，从导致数据状态的Vth分布较宽。具有较长控制栅的存储器单元将具有较高的电容，该较高的电容将抵消该影响，从而导致每个编程数据状态的Vth分布较窄。数据状态则可以被最佳地定位以降低或容纳读取干扰。
[0058]下面的讨论提供了存储器设备的结构的细节以及解决以上所提及的问题并且降低读取干扰的相关编程和感测技术的细节。
[0059]图1A是3D堆叠式非易失性存储器设备的透视图。存储器设备100包括衬底101。在衬底上是存储器单元的示例块BLKO和BLKl以及具有供块使用的电路的外围区域104。衬底101还可以承载这些块下方的电路以及被图案化成导电路径以承载电路的信号的一个或多个下部金属层。这些块形成在存储器设备的中间区域102中。在存储器设备的上部区域103中，一个或多个上部金属层被图案化成导电路径以承载电路的信号。每个块包括存储器单元的堆叠区，其中该堆叠的交替层级表示字线。在一种可能的方法中，每个块具有相对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层以形成至导电路径的连接。尽管以两个块为例进行描述，但是可以使用在X方向和/或y方向上延伸的附加块。
[0060]在一种可能的方法中，平面在X方向上的长度表示至字线的信号路径在一个或多个上部金属层中延伸的方向(字线方向或SO)线方向)，而平面在y方向上的宽度表示至位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。2方向表示存储器设备的高度。
[0061]图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。存储器设备100可以包括一个或多个存储器管芯108。存储器管芯108包括控制电路110、读/写电路128以及例如包括块BLKO和BLKl的存储器单元的3D(三维)存储器阵列126。存储器阵列126经由行解码器124通过字线以及经由列解码器132通过位线可寻址。读/写电路128包括多个感测块130(感测电路)并且使得能够允许并行地对存储元件的页面进行读取或编程