晶体管及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。

现有技术的晶体管包括：半导体衬底；位于所述半导体衬底表面栅绝缘层；覆盖所述栅绝缘层的栅电极层；位于所述半导体衬底表面、且位于所述栅绝缘层、栅电极层两侧的侧墙；分别位于所述侧墙两侧的半导体衬底内的源区和漏区。

然而，随着工艺节点的进一步增加，现有技术中晶体管的短沟道效应进一步加剧，对沟道控制能力较差。现有技术亟需一种对沟道控制能力较高的晶体管。

技术实现要素：

本发明解决的问题是提供一种对沟道控制能力较好的晶体管及其形成方法。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底内形成悬空的纳米线；形成隔离层，所述隔离层覆盖纳米线底部的半导体衬底表面；形成覆盖所述纳米线表面的沟道层；形成覆盖所述沟道层表面的接触层；刻蚀所述接触层形成暴露出所述沟道层的沟槽；在所述沟槽内形成覆盖所述沟道层表面的势垒层；形成包裹所述势垒层并包裹部分所述接触层的栅极结构；形成位于接触层的源极和漏极，且所述源极和漏极分别位于栅极结构两侧。

可选的，所述纳米线的形成步骤包括：在所述半导体衬底内形成第一开 口；填充满所述第一开口形成半导体层；刻蚀所述半导体衬底，形成第二开口，所述第二开口与第一开口相连并暴露出半导体层的各边；氧化半导体层和第二开口暴露出的半导体衬底表面，形成包裹剩余的半导体层并覆盖半导体衬底的氧化层；去除氧化层，使得剩余的半导体层悬空于半导体衬底上方；去除氧化层后，对剩余的半导体层进行退火处理，形成位于第三开口内的纳米线。

可选的，所述第一开口的形状为碗形或正多边形；所述半导体层的形状为碗形或正多边形。

可选的，所述半导体层的材料为硅、硅锗、锗或碳化硅，且所述半导体层的材料不同于半导体衬底的材料。

可选的，所述第二开口的形成工艺为选择性刻蚀工艺。

可选的，所述氧化层的形成工艺为热氧化工艺或湿法氧化工艺。

可选的，采用热氧化工艺形成所述氧化层时的工艺参数范围为：温度800摄氏度-1200摄氏度，氧气流量0.5升/分钟-5.0升/分钟，氧化时间30分钟-300分钟。

可选的，所述氧化层的厚度为2.0纳米-20.0纳米。

可选的，去除所述氧化层的工艺为湿法刻蚀工艺。

可选的，所述湿法刻蚀工艺采用的刻蚀剂为稀释的氢氟酸溶液，所述稀释的氢氟酸溶液中氢氟酸和水的体积比为1：(5-10)。

可选的，所述退火处理采用的气体包括氢气或氦气，温度为650摄氏度～1100摄氏度，气压为0.665帕-1.01×10⁵帕。

可选的，所述退火处理工艺为单步退火或多步退火。

可选的，所述隔离层的厚度范围为2纳米-100纳米。

可选的，所述隔离层的形成工艺为沉积工艺或氧化工艺。

可选的，所述沟道层和接触层的形成工艺为分子束外延沉积、原子层沉积或气相外延沉积。

可选的，所述沟道层的材料为InGaAs、InAs、GaSb、InSb或GaAs，其内部掺杂有浓度为1×10¹⁵原子数每立方厘米-5×10¹⁷原子数每立方厘米的n型离子；所述接触层的材料为InGaAs、InAs、GaSb、InSb或GaAs，其内部掺杂有浓度为1×10¹⁹原子数每立方厘米-5×10¹⁹原子数每立方厘米的n型离子。

可选的，所述沟道层的厚度为10纳米-100纳米；所述接触层的厚度为10纳米-200纳米。

可选的，所述势垒层的材料为InP、InAlAs，其内部掺杂有浓度为1×10¹⁶原子数每立方厘米-8×10¹⁷原子数每立方厘米的n型离子。

可选的，所述势垒层的厚度为1纳米-100纳米。

相应的，本发明还提供了一种采用上述方法形成的晶体管，包括：半导体衬底；位于所述半导体衬底内的悬空的纳米线；覆盖所述纳米线底部的半导体衬底表面的隔离层；包裹所述纳米线表面的沟道层；位于所述沟道层表面的接触层；贯穿所述接触层厚度、并暴露出所述沟道层表面的沟槽；位于所述沟槽内并覆盖所述沟道层表面的势垒层；包裹所述势垒层并包裹部分所述接触层的栅极结构；位于接触层的源极和漏极，且所述源极和漏极分别位于栅极结构两侧。

与现有技术相比，本发明的技术方案具有以下优点：

由于本发明实施例的晶体管以纳米线为基础形成栅极结构、源极和漏极，在对沟道进行控制时，可以从各个方向对该晶体管进行控制，因此，此种结构的晶体管对沟道区的控制能力更强。

进一步的，在形成纳米线的过程中，先在半导体衬底内形成第一开口，再在第一开口内形成半导体层，之后刻蚀半导体衬底形成暴露出半导体层各边的第二开口，再通过氧化、刻蚀、退火的方式对半导体层进行处理，形成纳米线。此种方式形成的纳米线的质量更好，且形成工艺简单。

更进一步的，第二开口采用选择性刻蚀工艺形成，有效节省了工艺步骤。

附图说明

图1-图19为是本发明实施例的晶体管的形成过程的剖面结构示意图。

具体实施方式

正如背景技术所述，现有技术中晶体管对沟道控制能力有待进一步提高。

经过研究，为了克服晶体管的短沟道效应，抑制漏电流，本发明的一实施例中提出了一种高电子迁移率晶体管(HEMT)，其基本结构由一个调制掺杂异质结及其源漏结构组成，其中，所述异质结又由未被掺杂的量子阱层和位于量子阱层表面的势垒层组成。由于所述量子阱层未被掺杂，所以所述二维电子气(2-DEG)不受电离杂质的散射影响，迁移率非常高，可以有效提高器件的性能，抑制短沟道效应，降低阈值电压。

经过进一步分析得知，在高工艺节点下，相比于具有二维结构的上述晶体管，具有三维结构的上述晶体管的亚阈值摆幅更小，这也就意味着，具有三维结构的高电子迁移率晶体管对沟道的控制能力更佳，因而其性能更优越。

经过进一步分析得知，可以通过对三维结构的上述晶体管进一步改变，来改善高电子迁移率晶体管对沟道的控制能力，在此基础上，本申请提供了一种新的高电子迁移率晶体管，其基本结构为纳米线型，由于其可以从各个方向对沟道进行控制，因而对沟道的控制能力更强，形成的半导体器件的性能更加优越。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

首先，在半导体衬底内形成悬空的纳米线。

具体地，请参考图1，提供半导体衬底100，在所述半导体衬底100内形成第一开口101。

其中，所述半导体衬底100为硅衬底、硅锗衬底、碳化硅衬底、III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)或玻璃衬底。并且，所述半导体衬底100内还具有浅沟槽隔离结构102，用于隔离相邻的区域；所述第一开口101用于为后续形成纳米线提供基础，为使后续形成的纳米线的截面更接近圆形，所述第一开口101的形状优选为正多边形，例如正方形、正六边 形(即sigma形)等，或者所述第一开口101的形状还可以为碗形(bowl)，只要利于后续形成截面为圆形的纳米线即可。在本发明的实施例中，以材料为硅的半导体衬底100、sigma形的第一开口101为例进行示范性说明。

请参考图2，填充满所述第一开口101(图1所示)形成半导体层103。

所述半导体层103后续会被氧化以形成纳米线。所述半导体层103的材料为硅、硅锗、锗或碳化硅，并且，为便于后续的刻蚀工艺不损伤半导体衬底100和半导体层103表面的形貌，两者的材料不同，且具有较大的刻蚀选择比。所述半导体层103的形成工艺为沉积工艺，例如外延沉积。在本发明的实施例中，所述半导体层103的材料为硅锗，其形成工艺为外延沉积工艺。

请参考图3，刻蚀所述半导体衬底100，形成第二开口104，所述第二开口104与第一开口101(图1所示)相连并暴露出半导体层103的各边。

所述第二开口104的形成工艺为刻蚀工艺，在本发明的实施例中，由于此时已形成位于第一开口101内的半导体层103，且所述半导体层103的截面形状为sigma形，为避免刻蚀过程中损伤半导体层103，影响后续形成的纳米线的质量，采用选择性刻蚀工艺形成所述第二开口104。且本发明的实施例中，所述第二开口104暴露出部分浅沟槽隔离结构102侧壁。

需要说明的是，在本发明的其他实施例中，若半导体层的截面为正方形，还可以采用普通的刻蚀工艺形成。具体工艺步骤包括：形成位于半导体衬底表面的光刻胶层，所述光刻胶层定义出第二开口的位置和形状；以所述光刻胶层为掩膜刻蚀所述半导体衬底形成第二开口，之后再去除所述光刻胶层。

请参考图4，氧化半导体层103(图3所示)和第二开口104暴露出的半导体衬底100表面，形成包裹剩余的半导体层103a并覆盖半导体衬底100的氧化层105。

所述氧化层105用于使半导体层103中的硅与氧结合，减少剩余的半导体层103a中的硅含量，有助于剩余的半导体层103a中的原子在后续工艺中重新排列形成纳米线。所述氧化层105的形成工艺为热氧化工艺或湿法氧化工艺。在本发明的实施例中，采用热氧化工艺形成所述氧化层105，其工艺参数为：温度800摄氏度-1200摄氏度，氧气流量0.5升/分钟-5.0升/分钟，时间 30分钟-300分钟.

另外，由于后续形成的纳米线是在去除氧化层105后悬空的，因此，此处要求氧化层105具有一定的厚度，以后续去除氧化层105后能使纳米线悬空为宜。本发明的实施例中，所述氧化层105的厚度为2.0纳米-20.0纳米。

请参考图5，去除氧化层105(图4所示)，使得剩余的半导体层103a悬空于半导体衬底100上方。

为进一步形成悬空的纳米线，采用湿法刻蚀工艺去除所述氧化层105。本发明的实施例中，所述氧化层105采用稀释的氢氟酸溶液(DHF)去除，具体的，所述稀释的氢氟酸溶液中氢氟酸和水的体积比为1：(5-10)。本发明的实施例中，可在室温条件(20摄氏度-30摄氏度)下实施上述去除工艺。

需要说明的是，以上热氧化工艺与去除所述氧化层工艺步骤根据需要可重复2～5次，以消耗更多半导体层内的硅更好的形成纳米线。

需要说明的是，实际制作过程中，剩余的半导体层103a两端由未形成第二开口104的半导体衬底100支撑，因而是悬空于半导体衬底上方的，图中未示出。

请参考图6，去除氧化层105后，对剩余的半导体层103a进行退火处理，形成位于第三开口(未标示)内的纳米线106。

所述退火处理工艺用于使剩余的半导体层103a(如图5所示)中的原子重新排列，形成表面圆滑的纳米线106，所述纳米线106的横截面为圆形。所述退火处理采用的气体包括氢气或氦气，温度为650摄氏度～1100摄氏度，气压为0.665帕～1.01×10⁵帕。所述退火处理工艺为单步退火(One Step)或多步(Multiple step)退火。

需要说明的是，在本发明的实施例中，退火处理后，半导体衬底100的表面也会趋于平整。并且，先前位于半导体层103a(如图5所示)两侧的第二开口104(如图5所示)合并成一个第三开口。

本发明的实施例中，由于前述氧化工艺时已将半导体层103(如图3所示)中的硅消耗掉，因此此处形成的纳米线106的材料为锗。

请参考图7，形成纳米线106后，在第三开口内形成覆盖所述半导体衬底100的隔离层107。

所述隔离层107用于隔离后续形成的纳米线结构(包括后续形成的栅极结构、源极和漏极)和半导体衬底100，为达到较好的隔离效果，所述隔离层107的厚度范围为2纳米-100纳米。所述隔离层107的形成工艺为氧化工艺。在本发明的实施例中，所述隔离层107的形成工艺为热氧化工艺，其工艺参数为：温度1000摄氏度-1200摄氏度，氧气流量：0.5升/分钟-5.0升/分钟，时间30分钟-300分钟。

需要说明的是，由于热氧化工艺与去除所述氧化层工艺步骤重复多次，形成纳米线106的过程中，已将半导体层103表面的硅全部消耗掉，纳米线106表面很难再被氧化，因而隔离层107只形成在半导体衬底100表面。

请结合参考图8和图9，其中，图9为图8中虚线框A处纳米线沿沟道区长度方向的剖面示意图。形成覆盖所述纳米线106表面的沟道层108和覆盖所述沟道层108表面的接触层109。

所述沟道层108用于后续作为高电子迁移率晶体管的沟道区。所述沟道区108的形成工艺为沉积工艺，例如分子束外延(MBE)沉积、原子层沉积(ALD)、气相外延沉积(MOCVD)等。所述沟道层108的材料或InGaAs、InAs、GaSb、InSb或GaAs等。

本发明的实施例中，所述沟道层108的材料InGaAs，其厚度范围为10纳米-100纳米，其内部掺杂有浓度为1×10¹⁵原子数每立方厘米-5×10¹⁷原子数每立方厘米的n型离子。

所述接触层109后续用于形成源极和漏极。所述接触层109的形成工艺与沟道层108相同，也为沉积工艺，例如分子束外延(MBE)沉积、原子层沉积(ALD)、气相外延沉积(MOCVD)等。另外，关于材料，所述接触层109的材料与沟道层108相同，为InGaAs、InAs、GaSb、InSb或GaAs等。

本发明的实施例中，所述接触层109的材料InGaAs，其厚度范围为10纳米-200纳米，其内部掺杂有浓度为1×10¹⁹原子数每立方厘米-5×10¹⁹原子数每立方厘米的n型离子。

请结合参考图10和图11，其中，图11为图10在沟槽110处的剖面结构示意图，刻蚀所述接触层109形成暴露出沟道层108的沟槽110。

所述沟槽110将接触层109分隔开，用于形成源极和漏极。并且，所述沟槽110暴露出底部的沟道层108，用于后续沉积势垒层，以形成异质结。所述沟槽110的形成工艺为干法刻蚀工艺，其具体的工艺步骤包括：形成覆盖所述接触层109的光刻胶层，所述光刻胶层定义出沟槽110的位置和大小；以所述光刻胶层为掩膜刻蚀所述接触层109，形成暴露出沟道层108的沟槽110；去除所述光刻胶层。

需要说明的是，由于是以纳米线为基础形成沟槽110，因此，实际形成的沟槽110环绕纳米线106。

请结合参考图12和图13，图13为图12在沟槽110处的剖面结构示意图。在所述沟槽110内形成覆盖所述沟道层108表面的势垒层111。

所述势垒层111用于和其底部的沟道层108，以及纳米线(量子阱层)106共同构成异质结。所述势垒层111的形成工艺为外延沉积工艺，例如分子束外延(MBE)沉积、原子层沉积(ALD)、金属有机化合物气相外延沉积(MOCVD)等。所述势垒层111的材料为InP、InAlAs等，厚度为1纳米-100纳米。

需要说明的是，当采用分子束外延沉积工艺沉积势垒层111时，由于衬底温度低，膜层生长速率慢，分子束流强度易于控制，膜层组分和掺杂浓度可随源的变化而易于调整，因而生长的薄膜质量很高。并且，当多层生长时具有陡峭的界面，可利用在位监测技术精确的研究薄膜生长的过程等；而金属有机化合物化学气相沉积几乎可以生长所有化合物及合金半导体，当采用此种工艺形成势垒层111时，可对化合物的组分进行精确控制，生长薄膜的均匀性和电学特性重复性好，并且反应装置简单，生长基底温度范围较宽，可进行大规模生产；另外，对于原子层沉积，其对基底温度和反应物通量的变化不太敏感，可以充分利用表面饱和反应，沉积的薄膜的厚度易于控制、稳定性能高、纯度高、密度高、平整且具有高度的保型性。因而其在沉积形成势垒层111时，在膜层均匀性、保形性、阶梯覆盖率以及膜厚度控制等方 面都比传统薄膜技术有明显优势。

在本发明的实施例中，所述势垒层111的形成工艺为金属有机化合物气相沉积，其形成工艺参数为温度500摄氏度-800摄氏度，腔体压力为10Torr-100Torr,三甲基铟(TMIn)的流量为0.5克/分钟-5.0克/分钟，磷烷(PH₃)的流量为0.5升/分钟-5.0升/分钟，硅烷(SiH₄)的流量为20标况毫升每分钟(sccm)-500标况毫升每分钟，形成的势垒层111的材料为InP，其厚度为50纳米。并且，所述势垒层中具有n型掺杂，所述n型掺杂离子为硅离子，其浓度为1×10¹⁶原子数每立方厘米-8×10¹⁷原子数每立方厘米原子数每立方厘米。

请结合参考图14-图15，图15为图14在沟槽110处的剖面结构示意图。形成包裹势垒层111和接触层109的栅介质薄膜112。

所述栅介质薄膜112后续用于刻蚀形成栅介质层。所述栅介质薄膜112的形成工艺为沉积工艺，例如分子束外延(MBE)沉积、原子层沉积(ALD)、气相外延沉积(MOCVD)等。所述栅介质薄膜112的材料为氧化硅、氮化硅或高K介质材料(例如Al₂O₃、TiSiO_x等)，所述栅介质薄膜112的厚度为1纳米-5纳米，以较好的隔离。

在本发明的实施例中，所述栅介质薄膜112的材料为TiSiO_x的高k介质，其厚度为4纳米。

请结合参考图16和图17，图17为图16在沟槽处的剖面结构示意图。形成位于所述栅介质薄膜112表面的栅电极层113，所述栅电极层113填充满沟槽110(如图14所示)并高于沟槽110顶部。

所述栅电极层113用于形成高电子迁移率晶体管的栅极。所述栅电极层113的形成工艺为沉积工艺，例如物理气相沉积(PVD)、分子束外延(MBE)沉积、原子层沉积(ALD)、气相外延沉积(MOCVD)等。所述栅电极层113的材料为多晶硅或金属(例如TiN、NiAu、CrAu等)

在本发明的实施例中，所述栅电极层113的材料为TiN，其形成工艺为气相外延沉积。

请参考图18，图18为在图16的基础上进一步制作后的剖面结构示意图。 形成覆盖所述栅电极层113侧壁的侧墙114。

所述侧墙114用于保护栅电极层113的侧壁不受损伤，并且该侧墙114还可以作为后续刻蚀栅介质薄膜112时的掩膜。所述侧墙114的形成步骤为：首先沉积覆盖栅电极层113和栅介质薄膜112的侧墙薄膜(未图示)；刻蚀所述侧墙薄膜使栅电极层113和栅介质薄膜112表面暴露出，仅保留位于栅电极层113侧壁的部分，形成侧墙114。所述侧墙114的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种，在此不再赘述。

请参考图19，图19为在图18的基础上进一步制作后的剖面结构示意图。以所述侧墙114为掩膜刻蚀栅介质薄膜112(如图18所示)和部分厚度的接触层109，形成栅介质层112a和源/漏区开口；在所述源漏区开口内形成源极和漏极115。

所述栅介质层112a用于隔离栅电极层113和其底部的势垒层111、接触层109。所述栅介质层112a的材料、形成工艺、厚度等参数请参考前文中栅介质薄膜112的相关说明，在此不再赘述。在本发明的实施例中，所述栅介质层112a、栅电极层113和侧墙114共同构成栅极结构，所述栅极结构包裹所述势垒层111并包裹部分所述接触层109。

所述源极和漏极115分别位于栅极结构两侧并位于接触层109表面。本发明的实施例中，所述源极和漏极115的材料为NiAu，以提高其后续和导电插塞(contact)间的接触电阻。

上述步骤完成后，本发明实施例的高电子迁移率晶体管的制作完成。

请继续结合参考图8和图19，本发明的实施例中，还提供了一种采用上述方法形成的高电子迁移率晶体管，包括：

半导体衬底100，位于所述半导体衬底100内的悬空的纳米线106；

覆盖所述纳米线106底部的半导体衬底100表面的隔离层107；

包裹所述纳米线106表面的沟道层108；

位于所述沟道层108表面的接触层109和贯穿所述接触层109厚度、并暴露出所述沟道层108表面的沟槽(未标示)；

位于所述沟槽内并覆盖所述沟道层108表面的势垒层111；

包裹所述势垒层111并包裹部分所述接触层109的栅极结构；

位于接触层109的源极和漏极115，所述源极和漏极115分别位于栅极结构两侧。

其中，所述半导体衬底100为硅衬底、硅锗衬底、碳化硅衬底、III-V族化合物衬底；所述纳米线106的材料为锗，其横截面为圆形；所述隔离层107用于隔离纳米线结构和半导体衬底100，其厚度范围为2纳米-100纳米；所述沟道层108用于后续作为高电子迁移率晶体管的沟道区，所述沟道层108的材料InGaAs、InAs、GaSb、InSb或GaAs等，其内部掺杂有浓度为1×10¹⁵原子数每立方厘米-5×10¹⁷原子数每立方厘米的n型离子；所述接触层109后续用于形成源极和漏极，其材料与沟道层108相同，为InGaAs、InAs、GaSb、InSb或GaAs等，但其内部掺杂的n型离子的浓度为1×10¹⁹原子数每立方厘米-5×10¹⁹原子数每立方厘米，另外，所述接触层109的厚度范围为10纳米-200纳米；所述势垒层111的材料为InP、InAlAs等，其内部n型掺杂离子的浓度为1×10¹⁶原子数每立方厘米-8×10¹⁷原子数每立方厘米，所述势垒层111的厚度为1纳米-100纳米；所述栅极结构包括包裹势垒层111和部分接触层109的栅介质层112a，覆盖栅介质层112a并高于沟槽顶部的栅电极层113，以及覆盖所述栅电极层113侧壁的侧墙114；所述源极和漏极115的材料为NiAu。

更多关于本发明实施例的高电子迁移率晶体管结构的相关描述，请参考前文中所述，在此不再赘述。

由于本发明实施例的高电子迁移率晶体管以纳米线为基础形成栅极结构、源极和漏极，在对沟道进行控制时，可以从各个方向对该晶体管进行控制，因此，此种结构的晶体管对沟道区的控制能力更强。

进一步的，在形成纳米线的过程中，先在半导体衬底内形成第一开口，再在第一开口内形成半导体层，之后刻蚀半导体衬底形成暴露出半导体层各边的第二开口，再通过氧化、刻蚀、退火的方式对半导体层进行处理，形成纳米线。此种方式形成的纳米线的质量更好，且形成工艺简单。

更进一步的，第二开口采用选择性刻蚀工艺形成，有效节省了工艺步骤。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。