具有低功率逻辑器件的分栅式闪存单元器件的形成方法与流程

本发明总体涉及半导体领域，更具体地，涉及闪存单元器件。

背景技术：

半导体制造工业的趋势为将复合(composite)半导体器件的不同半导体部件集成到普通半导体结构中。这种集成使得制造成本更低、制造过程简化和工作速度提高。一种复合半导体器件类型是嵌入式闪存器件。嵌入式闪存器件包括由闪存单元器件和支持闪存单元器件操作的逻辑器件而组成的阵列。

技术实现要素：

根据本发明的一个方，提供了一种嵌入式闪存器件，包括：栅叠件，包括布置在浮栅上方的控制栅极；擦除栅极，布置为与栅叠件的第一侧相邻；字线，布置为与栅叠件的与第一侧相对的第二侧相邻，其中，字线包括相较于字线的顶面显示出降低的高度并且位于字线中与栅叠件相对的一侧上的字线横档；多晶硅逻辑栅极，具有与字线横档基本齐平的顶面；层间介电(ILD)层，布置在栅叠件、擦除栅极、多晶硅栅极和字线上方；以及接触件，延伸穿过ILD层直至到达擦除栅极、字线和多晶硅逻辑栅极中的一个。

优选地，栅叠件还包括：硬掩模，布置在控制栅极上方。

优选地，浮栅具有相较于浮栅的顶面显示出降低的高度并且环绕浮栅的核心区域的浮栅横档，并且嵌入式闪存器件还包括：介电衬层，从浮栅横档处延伸直至位于栅叠件的顶面上方。

优选地，介电衬层为氧化物-氮化物-氧化物(ONO)膜。

优选地，字线的顶面具有的高度为约以及字线横档具有的高度 为约

优选地，该嵌入式闪存器件还包括：硅化物衬垫，布置在字线、擦除栅极和多晶硅逻辑栅极上方。

优选地，字线的顶面相较于栅叠件的顶面显示出降低的高度。

优选地，该嵌入式闪存器件还包括：第二栅叠件，布置在擦除栅极中与栅叠件相对的一侧，第二栅叠件包括布置在第二浮栅上方的第二控制栅极；第二字线，布置为与第二栅叠件相邻且位于第二栅叠件中与擦除栅极相对的一侧上，其中，第二字线包括相较于第二字线的顶面显示出降低的高度的第二字线横档；其中，多晶硅逻辑栅极的顶面基本与第二字线横档齐平。

优选地，擦除栅极、字线和逻辑栅极共用晶体结构。

根据本发明的另一方面，提供了一种用于制造嵌入式闪存器件的方法，该方法包括：在半导体衬底上方形成彼此间隔的一对栅叠件，其中，栅叠件包括浮栅和在浮栅上方布置的控制栅极；在栅叠件和半导体衬底上方形成多晶硅层；对多晶硅层中衬垫栅叠件的区域进行回蚀刻直至该区域在栅叠件的顶面下方，而多晶硅层的外围区域被掩蔽，从而在栅叠件之间形成擦除栅极；在擦除栅极、剩余多晶硅层的字线区域以及剩余多晶硅层的逻辑栅极区域上方形成硬掩模；蚀穿剩余多晶硅层中未被硬掩模掩蔽的区域以形成字线和逻辑栅极；在栅叠件、擦除栅极、字线和逻辑栅极上方形成层间介电(ILD)层和穿过ILD层的接触件。

优选地，该方法还包括：在多晶硅层上方形成介电层；在介电层上方形成底部抗反射涂覆(BARC)层；以及在执行回蚀刻之前，分别将BARC层和介电层初步回蚀刻至栅叠件的顶面下方来掩蔽外围区域。

优选地，该方法，还包括：在栅叠件上方共形地形成多晶硅层。

优选地，该方法还包括：在字线区域上方形成字线硬掩模，其中，字线硬掩模的侧壁横向延伸且经过字线区域的侧壁。

优选地，该方法还包括至少通过以下处理形成硬掩模：在剩余多晶硅层上方形成硬掩模层；将硬掩模层回蚀刻至栅叠件的顶面下方，而硬掩模层的逻辑区域被掩蔽，从而形成擦除栅极和字线硬掩模；以及蚀穿硬掩模 层中位于逻辑栅极区域之间的区域，而硬掩模层的存储区域被掩蔽，从而形成逻辑栅极掩模。

优选地，该方法还包括：形成字线，该字线具有相较于字线的顶面显示出降低的高度的字线横档；以及形成逻辑栅极，该逻辑栅极的顶面基本与字线横档齐平。

优选地，该方法还包括：形成多晶硅层，该多晶硅层的厚度为约

优选地，该方法还包括：执行回蚀刻至约的高度。

优选地，该方法还包括至少通过以下处理形成栅叠件：形成浮栅，该浮栅具有相较于浮栅的顶面显示出降低的高度并且环绕浮栅的核心区域的浮栅横档；在浮栅上方形成控制栅极；在控制栅极上方形成硬掩模；以及形成从浮栅横档处延伸至硬掩模的顶面上方的介电衬层。

优选地，该方法还包括：以氧化物-氮化物-氧化物(ONO)膜形成介电衬层。

根据本发明的又一方面，提供了一种用于嵌入式闪存器件的集成电路，集成电路包括：一对栅叠件，该对栅叠件在半导体衬底上方彼此间隔，其中，栅叠件包括浮栅和布置在浮栅上方的控制栅极；擦除栅极，布置在半导体衬底上方且位于栅叠件之间；字线，布置在半导体衬底上方，与对应的栅叠件相邻且位于栅叠件中与擦除栅极相对的一侧上，该字线包括相较于字线的顶面显示出降低的高度的字线横档；多晶硅逻辑栅极，该多晶硅逻辑栅极的顶面基本与字线横档齐平；层间介电(ILD)层，布置在栅叠件、多晶硅逻辑栅极和字线上方；以及接触件，延伸穿过ILD层直至到达擦除栅极、字线和多晶硅逻辑栅极中的一个。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件未被按比例绘制。实际上，为了清楚的讨论，可以任意地增加或减小各个部件的尺寸。

图1示出了具有分栅式闪存单元器件和低功率逻辑器件的嵌入式闪存器件的一些实施例的截面图。

图2示出了用于制造具有分栅式闪存单元器件和低功率逻辑器件的嵌入式闪存器件的方法的一些实施例的流程图。

图3至图19示出了处于具有分栅式闪存单元器件和低功率逻辑器件的嵌入式闪存器件的制造中间阶段的嵌入式闪存器件的一些实施例的一系列截面图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实施所提供主题的不同特征的。以下描述组件或布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附件部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。这些重复是为了简化和清楚的目的，并且其本身并不表示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等的空间关系术语以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的方位之外，空间关系术语还包括使用或操作过程中器件的不同的方位。装置可以以其他方式定位(旋转90度或处于其他方位)，本文所使用的空间关系描述符可同样地进行相应的解释。

此外，本文为了便于描述，可使用“第一”、“第二”、“第三”等来区分附图或一系列附图的不同元件。“第一”、“第二”、“第三”不旨在描述对应的元件。因此，结合第一附图描述的“第一介电层”可以不是必须对应于结合另一附图描述的“第一介电层”。

嵌入式闪存器件包括由闪存单元器件和支持闪存单元器件操作的逻辑器件而组成的阵列。一般的闪存单元器件类型包括叠栅式(stacked-gate)闪存单元器件和分栅式(split gate)闪存器件(例如，第三代SUPERFLASH(ESF3)存储单元器件)。与叠栅式闪存单元器件相比，分栅式闪存单元 器件具有更低的功耗、更高的注入效率、受短沟道效应的影响更少以及不存在过擦除的情况。因此，分栅式闪存单元器件更加通用。一般的逻辑器件类型包括地址解码器和读/写电路。

根据用于制造嵌入式闪存器件的一些方法，使用高k金属栅极(HKMG)技术。形成具有半导体衬底的存储区域的分栅式闪存单元器件。然后，形成具有半导体衬底的逻辑区域和通过高k电介质(即，介电常数超过3.9的介电质)与逻辑区域绝缘的牺牲栅极的逻辑器件。第一层间介电(ILD)层形成在存储和逻辑区域上方，并且在第一ILD层中执行平面化到达牺牲栅极。逻辑器件的牺牲栅极用金属栅极替代，并且第二ILD层形成在逻辑器件上方，接触件延伸穿过第二ILD层直至到达逻辑器件和存储单元器件。

HKMG技术成为下一代嵌入式闪存器件(使用28nm或更小的特征尺寸)的逻辑器件的一种领先技术。除此之外，HKMG技术减小了漏电流，增加了最大漏极电流，缓解了费米能级钉扎效应，并且允许降低阈值电压。然而，即使HKMG技术提供了性能改进，但在功率效率方面仍然具有改进空间。在一些应用中，诸如移动应用，功率效率比性能更加重要。

考虑到上述问题，本申请的目的在于提供一种用于制造具有低功率逻辑器件的嵌入式闪存器件的方法。一对栅叠件形成在半导体衬底的存储区域上方。多晶硅层形成在栅叠件上方，并且随后被回蚀刻以在栅叠件之间形成擦除栅极(erase gate)。硬掩模层形成在栅叠件和多晶硅层上方，并且随后在存储区域上方被回蚀刻。多晶硅层和硬掩模层被蚀刻以形成与擦除栅极相对而与栅叠件相邻的字线，以及形成位于半导体衬底的逻辑区域上方的逻辑器件。ILD层形成在存储和逻辑区域上方，并且形成穿过其中的接触件。有利地，该方法可与使用28nm或更小特征尺寸的下一代制造工艺兼容并且使字线自对准。此外，与使用HKMG技术的其他方法相比，该方法有利地降低了成本，这是因为对于字线、擦除栅极和逻辑器件共用了多晶硅层和硬掩模层。

本申请的目的还在于提供一种具有低功率逻辑器件的嵌入式闪存器件。一对分栅式闪存单元器件包括半导体器件的存储区域。布置在存储区 域上方，这一对包括布置在擦除栅极的相对侧的栅叠件，并且字线与擦除栅极相对的栅叠件相邻。字线包括相对于字线的顶面和与擦除栅极相对的顶面显示出降低的高度的字线横档。逻辑器件包括半导体衬底的逻辑区域。布置在逻辑区域上方，逻辑器件包括通过电介质与逻辑区域绝缘并且具有大约与字线横档平齐的顶面的逻辑栅极。字线、擦除栅极和逻辑栅极由多晶硅形成。ILD层布置在这一对以及逻辑器件上方，其中接触件延伸穿过其中。有利地，与HKMG嵌入式闪存器件相比，该嵌入式闪存器件具有高功率效率。

参照图1，提供了嵌入式闪存器件的一些实施例的截面图100。嵌入式闪存器件包括由分栅式闪存单元器件104a、104b组成的一个或多个分栅式闪存单元器件对102。例如，如图所示，嵌入式闪存器件包括一个分栅式闪存单元器件对102，该对中具有第一分栅式闪存单元器件104a和第二分栅式闪存单元器件104b。该对(即，102)中的存储单元器件104a、104b以非易失性方式存储数据，并且存储单元器件104a、104b为诸如第三代SUPERFLASH(ESF3)存储单元器件。

对应于存储单元器件104a、104b的栅叠件106在半导体衬底110的存储区域108上方隔开。例如，半导体衬底110是块状半导体衬底或绝缘体上硅(SOI)衬底。存储单元器件104a、104b中的栅叠件106通常包括每个存储单元器件104a、104b中的浮栅介电区域112、浮栅114、控制栅极介电区域116、控制栅极118和硬掩模120。浮栅114布置在存储区域108上方，其中浮栅介电区域112夹置在存储区域108和浮栅114之间。此外，浮栅114包括浮栅横档(ledge)122，该浮栅横档122相对于浮栅114的顶面而显得高度降低并且该横档环绕浮栅114的核心区域。例如，浮栅114是掺杂多晶硅，并且，例如，浮栅介电区域112为诸如二氧化硅的氧化物。控制栅极118布置在核心区域上方，其中控制栅极介电区域116夹置在核心区域和控制栅极118之间。例如，控制栅极118为掺杂多晶硅，并且，例如，控制栅极介电区域116为氧化物-氮化物-氧化物(ONO)膜。硬掩模120布置在控制栅极118上方，并且，例如，硬掩模120为氮化硅。

对应于栅叠件106的介电衬层124从相应的栅叠件106的浮栅横档122 处延伸，从而对栅极介电区域116、控制栅极118和硬掩模120加衬。例如，介电衬层124对控制栅极介电区域116的侧壁和控制栅极118的侧壁加衬，并且对硬掩模120的顶面和侧壁加衬。通常，在栅叠件106和介电衬层124之间存在一对一的对应关系。例如，介电衬层124为ONO膜。

对应于存储单元对102的第一存储源极/漏极区域126、擦除栅极介电区域128和擦除栅极130布置在对应的存储单元对102的存储单元器件104a、104b之间。通常，每个存储单元对102都包括第一存储源极/漏极区域126、擦除栅极介电区域128和擦除栅极130。擦除栅极130布置在第一存储源极/漏极区域126上方，其中擦除栅极介电区域128夹置在擦除栅极130和第一存储源极/漏极区域126之间。例如，擦除栅极130为掺杂多晶硅，第一存储源极/漏极区域126为半导体衬底110的n型或p型掺杂区域，并且，例如，擦除栅极介电区域128为诸如二氧化硅的氧化物。

对应于栅叠件106的字线132和字线介电区域134布置为与对应的栅叠件106相邻且与擦除栅极130相对。通常，每个栅叠件106都与字线132和字线介电区域134相关联。字线132布置在存储区域108上方，其中字线介电区域134夹置在字线132和存储区域108之间。此外，字线132包括字线横档136，该字线横档136相对于字线132的顶面而显得高度降低并且沿着字线132的一个边缘延伸，该边缘位于字线132的与栅叠件106相对的一侧。在一些实施例中，字线132具有的高度为约并且字线横档136具有的高度为约例如，字线132为掺杂多晶硅，并且，例如，字线介电区域134为诸如二氧化硅的氧化物。

对应于字线132的第二存储源极/漏极区域138布置为与对应的字线132相邻且与栅叠件106相对。通常，在第二存储源极/漏极区域138和字线132之间存在一对一的对应关系。例如，第二存储源极/漏极区域138为半导体衬底110的n型或p型掺杂区域。在一些实施例中，相邻的存储单元对102共用第二存储源极/漏极区域138。

介电间隔件区域(即，介电间隔件)140、142、144沿着字线132的侧壁、擦除栅极130的侧壁和栅叠件106的侧壁布置。第一介电间隔件区域140在栅叠件106和擦除栅极130之间沿着栅叠件106的侧壁布置。第 二介电间隔件区域142在栅叠件106和字线132之间沿着栅叠件106的侧壁配置。第三介电间隔件区域144在字线132中与第二介电间隔件区域142相对的一侧上沿着字线132的侧壁配置。例如，第一和第二介电间隔件区域140、142为诸如二氧化硅的氧化物，以及例如，第三介电间隔件区域144为氮化硅。

在操作中，存储单元器件104a、104b(通常为每个存储单元器件104a、104b)在浮栅114中存储可变的电荷(诸如电子)量。存储在浮栅114中的电荷量表示二进制值，并且通过编程、读取和擦除操作而变化。通过选择性地偏置控制栅极118、字线132和擦除栅极130来执行这些操作。

在存储单元器件104a、104b的编程操作期间，以相较于环绕浮栅114的电压(例如，字线132上的电压)而言的高电压(例如，至少高一个数量级)来偏置字线132和控制栅极118。高偏置电压促使载流子从第一存储源极/漏极区域126和第二存储源极/漏极区域138之间的沟道区域146朝向控制栅极118发生Fowler-Nordheim隧穿。随着载流子朝向控制栅极118而发生遂穿，载流子在浮栅114中被捕获。

在存储单元器件104a、104b的擦除操作期间，以相较于环绕浮栅114的电压(例如，控制栅极118上的电压)而言的高电压(例如至少高一个数量级)来偏置擦除栅极130。高偏置电压促使载流子从浮栅114朝向擦除栅极130发生Fowler-Nordheim隧穿。随着载流子朝向擦除栅极130发生遂穿，载流子被驱逐出浮栅114或以其他方式从浮栅114去除。

当控制栅极118被偏置时，存储在存储单元器件104a、104b的浮栅114中的电荷屏蔽在控制栅极118和沟道区域146之间形成的电场。这具有使存储单元器件104a、104b的阈值电压V_th的增加量为△V_th的效果。因此，在存储单元器件104a、104b的读取操作期间，字线132和控制栅极118以大于V_th但小于V_th+△V_th的电压来偏置。如果电流流过沟道区域146，则浮栅114处于一个状态，否则处于另一个状态。

继续参照图1，嵌入式闪存器件还包括一个或多个逻辑器件148a、148b。例如，如图所示，嵌入式闪存器件包括第一逻辑器件148a和第二逻辑器件148b。逻辑器件148a、148b协作来实现对存储单元对102的逻辑支持操作， 并且，例如，逻辑器件148a、148b为晶体管。在一些实施例中，逻辑器件148a、148b被布置在存储单元对102周围。此外，在一些实施例中，如图所示，至少一些逻辑器件148a、148b串联连接。

对应于逻辑器件148a、148b的逻辑栅极150和逻辑栅极介电区域152在半导体衬底110的逻辑区域154上方隔开。通常，每个逻辑器件148a、148b都包括逻辑栅极150和逻辑栅极介电区域152。例如，逻辑栅极150为掺杂多晶硅，并且例如，逻辑栅极介电区域152为诸如二氧化硅的氧化物。在一些实施例中，逻辑栅极150的高度小于字线132的高度(例如，对)和/或小于栅叠件106的高度的一半。此外，在一些实施例中，逻辑栅极150具有约与字线横档136齐平的高度H2。例如，逻辑栅极150具有的高度H2为约

有利地，与HKMG逻辑器件相比，通过分别由多晶硅和氧化物形成逻辑栅极150和逻辑栅极介电区域152，改进了逻辑器件148a、148b的功率效率。此外，通过相对于存储单元器件104a、104b和HKMG的尺寸而缩小逻辑栅极150，进一步提高了逻辑器件148a、148b的功率效率。例如，在一些实施例中，栅叠件106具有至少为逻辑器件148的高度的两倍的高度H2。

对应于逻辑栅极150的逻辑源极/漏极区域156被布置为与对应的逻辑栅极150相邻。通常，每个逻辑栅极150都与两个逻辑源极/漏极区域156相关联。逻辑源极/漏极区域156可专用于对应的逻辑栅极150或者被两个或多个逻辑栅极150共享。逻辑源极/漏极区域156对应于逻辑区域154的n型或p型掺杂区域。在操作中，沟道区域158形成在逻辑栅极150下方的逻辑源极/漏极区域156之间。

对应于逻辑栅极150的第四介电间隔件区域160沿着逻辑栅极150的侧壁布置。通常，每个逻辑栅极150都包括布置在对应于逻辑栅极150的逻辑源极/漏极区域156之间的逻辑栅极150的相对两侧上的一对第四介电间隔件区域160。例如，第四介电间隔件区域160为诸如二氧化硅的氧化物。

仍然参照图1，在存储区域108和逻辑区域154之间的半导体衬底110 的中间区域164中布置隔离区域162，以将存储单元器件104a、104b与逻辑器件148a、148b隔离。在一些实施例中，隔离区域162和中间区域164为环形，并且环绕存储单元器件104a、104b。例如，隔离区域162为浅沟槽隔离(STI)区域、深沟槽隔离(DTI)区域或者注入隔离区域。

硅化物衬垫(pad)166布置在第二存储源极/漏极区域138、擦除栅极130、字线132、逻辑栅极150和逻辑源极/漏极区域156上方。接触件168延伸穿过布置在存储单元器件104a、104b和逻辑器件148a、148b上方的ILD层170和接触蚀刻停止层172直至硅化物衬垫166。接触蚀刻停止层172布置在存储单元和逻辑器件104a、104b、148a、148b与ILD层170之间，并且，例如，接触蚀刻停止层172为氮化硅。例如，ILD层170为低k电介质(即，介电常数小于3.9的介电质)或二氧化硅。例如，接触件168为诸如钨的金属。

参照图2，流程图200提供了用于制造具有分栅式闪存单元和低功率逻辑器件的嵌入式闪存器件的方法的一些实施例。

在步骤202中，在半导体衬底的存储区域上方间隔形成一对栅叠件。

在步骤204中，在半导体衬底和栅叠件上方顺序形成多晶硅层、介电层和底部抗反射涂覆(BARC)层。

在步骤206中，按顺序在BARC层、介电层和多晶硅层中执行回蚀刻，以在栅叠件之间形成多晶硅擦除栅极。

在步骤208中，去除剩余的BARC和介电层。

在步骤210中，掺杂物被注入于剩余的多晶硅层。

在步骤212中，硬掩模形成在擦除栅极、掺杂多晶硅层中的逻辑栅极和字线区域上方。

在步骤214中，在掺杂多晶硅层中未被硬掩模掩蔽的区域中执行蚀刻以在存储区域上方形成多晶硅字线，以及在逻辑区域上方形成多晶硅逻辑栅极。

在步骤216中，在半导体衬底中注入掺杂物，以形成与字线和逻辑栅极相邻的源极/漏极区域。

在步骤218中，去除硬掩模。

在步骤220中，沿着字线和逻辑栅极的侧壁形成间隔件。

在步骤222中，在擦除栅极、字线和源极/漏极区域上方形成硅化物衬垫。

在步骤224中，在多晶硅层、硅化物衬垫和栅叠件上方按顺序形成接触蚀刻停止层和ILD层。

在步骤226中，接触件被形成为穿过接触蚀刻停止层和ILD层到达字线、栅叠件、擦除栅极、逻辑栅极和源极/漏极区域。

有利地，该方法自对准字线并且与使用28nm或更小特征尺寸的下一代制造工艺兼容。此外，由于对于字线、擦除栅极和逻辑区域使用共享多晶硅层并且简化了工艺而使该方法相对于使用HKMG技术的其他方法有利地降低了成本。

虽然本文以一系列步骤或事件示出和描述了所公开的方法(例如，通过流程图200描述的方法)，但应该理解，这些步骤或事件的所示顺序并不用于限制的目的。例如，除本文所示和/或描述的之外，一些步骤可以以不同的顺序出现和/或与其他的步骤或事件同时发生。此外，不是所有示出的步骤都被要求实施本文的一个或多个方面或实施例，并且本文所示的一个或多个步骤可以在一个或多个分离的步骤和/或阶段中执行。

参照图3至图19，提供处于各个制造阶段的嵌入式闪存器件的一些实施例的截面图和顶视图以示出图2的方法。虽然关于该方法描述了图3至图19，但应该理解，图3至图19所公开的结构不用于限制方法，而是可以独立于方法的单独的结构。类似地，尽管关于图3至图19描述了方法，但应该理解，方法不用于限制图3至图19所述公开的结构，而是可以独立于图3至图19公开的结构的单独的方法。

图3示出了对应于图2的步骤202的一些实施例的截面图300。

如图3所示，一对栅叠件106形成在半导体衬底110’的存储区域108’的上方并被隔开。存储区域108’通过半导体衬底110’的中间区域164与半导体衬底110’的逻辑区域154’隔开。中间区域164包括隔离区域162，该隔离区域162将存储区域108’上方的存储单元器件与逻辑区域154’上的逻辑器件隔离。

一对栅叠件106(通常为一对中的每一个栅叠件106)包括浮栅介电区域112、浮栅114、控制栅极介电区域116、控制栅极118和硬掩模120。浮栅114配置在存储区域108上方，其中浮栅介电区域112夹置在存储区域108’和浮栅114之间。此外，浮栅114包括浮栅横档122，该浮栅横档122相较于浮栅114的顶面而显得高度降低并且该横档环绕浮栅114的核心区域延伸。控制栅极118布置在核心区域上方，其中控制栅极介电区域116夹置在核心区域和控制栅极118之间。硬掩模120布置在控制栅极118上方，并且，例如，硬掩模120为氮化硅。在一些实施例中，硬掩模120具有的厚度或高度为约

此外，如图3所示，形成对应于栅叠件106的介电衬层124并设置为从栅叠件106的浮栅横档122延伸，以对栅极介电区域116、控制栅极118和硬掩模120加衬。此外，形成第一介电层302并被设置为对栅叠件106、介电衬层124和半导体衬底110’加衬。第一介电层302包括沿着栅叠件106的相对侧壁布置的介电间隔件区域140、142以及在两个栅叠件106之间且布置在第一存储源极/漏极区域126上方的擦除栅极介电区域128。例如，第一介电层302为氧化物，诸如二氧化硅。

图4示出了对应于图2的步骤204的一些实施例的截面图400。

如图4所示，在半导体衬底110’、第一介电层302和栅叠件106上方顺序形成多晶硅层402、第二介电层404和BARC层406。例如，第二介电层404为诸如二氧化硅的氧化物。在一些实施例中，多晶硅层402具有的厚度为约并且第二介电层404具有的厚度为约和/或BARC层406具有的厚度为大约

图5至图7示出了对应于图2的步骤206的一些实施例的截面图500、600、700。

如图5所示，在BARC层406中执行第一回蚀刻以将BARC层406回蚀刻至位于栅叠件106的顶面下方。在执行第一回蚀刻的过程中，基本去除BARC层406中覆盖多晶硅层402中的栅叠件106、擦除栅极介电区域128和字线502区域的各区域。可通过在预定的时间段内将BARC层406暴露给蚀刻剂(其优选蚀刻BARC层406)来执行第一回蚀刻。

如图6所示，在第二介电层404中执行第二回蚀刻，以将第二介电层404回蚀刻至栅叠件106的顶面下方和/或剩余BRAC层406’的最高点处。在执行第二回蚀刻的过程中，第二介电层404未被BARC层406掩蔽的区域基本被去除。可通过在预定的时间段内将第二介电层404暴露给蚀刻剂(其优选蚀刻第二介电层404)来执行第二回蚀刻。

如图7所示，在多晶硅层402中执行第三回蚀刻，以将多晶硅层402回蚀刻至栅叠件106的顶面下方、控制栅极118的顶面下方、剩余BARC层406’的最高点下方和/或剩余第二介电层404’的最高点下方。在多晶硅层402中衬垫栅叠件106的区域中执行第三回蚀刻，而外围区域被剩余的BRAC层406’和剩余的第二介电层404’掩蔽。在执行第三回蚀刻的过程中，多晶硅擦除栅极130’形成在位于栅叠件106之间的擦除栅极介电区域128上方。可通过在预定的时间段内将多晶硅层402暴露给蚀刻剂(其优选蚀刻多晶硅层402)来执行第三回蚀刻。在一些实施例中，字线区域502被回蚀刻到约的厚度H1。

图8示出了对应于图2的步骤208的一些实施例的截面图800。

如图8所示，去除剩余的第二介电层404’和剩余的BARC层406’，同时留下剩余的多晶硅层402’。该去除可包括顺序地施加对剩余第二介电层404’和剩余BARC层406’具有选择性的蚀刻剂。

图9示出了对应于图2的步骤210的一些实施例的截面图900。

如图9所示，掺杂剂被注入到剩余的多晶硅层402’和擦除栅极130’中。掺杂物可以是n型或p型，但是通常为n型。在一些实施例中，在注入掺杂物之后，对掺杂的多晶硅层402”和掺杂的擦除栅极130进行退火工艺。

图10至图12示出了对应于图2的步骤212的一些实施例的截面图1000、1100、1200。

如图10所示，硬掩模层1002形成在掺杂多晶硅层402”和掺杂的擦除栅极130上方。在一些实施例中，硬掩模层1002形成为具有大约的厚度。例如，硬掩模层1002为诸如二氧化硅的氧化物。

如图11所示，在覆盖存储和中间区域108’、164的硬掩模层1002的区域中执行第四回蚀刻，而逻辑区域154’被第一光刻胶层1102掩蔽。在一 些实施例中，第一光刻胶层1102具有的厚度为大约执行第四回蚀刻以到达栅叠件106的顶面下方，并且去除硬掩模层1002中覆盖栅叠件106的区域以及位于字线区域502和逻辑区域154’之间的区域。在去除这些区域的过程中，形成覆盖掺杂的擦除栅极130和字线区域502的擦除栅极硬掩模和字线硬掩模1104、1106。字线硬掩模1106横向延伸，经过掺杂多晶硅层402”的与栅叠件106相对的侧壁，并且包括一侧壁，该侧壁与掺杂多晶硅层402”的与栅叠件106相对的侧壁相间隔。可通过在预定的时间段内将硬掩模层1102暴露给蚀刻剂(其优选蚀刻硬掩模层1002)来执行第四回蚀刻。

如图12所示，蚀穿剩余硬掩模层1002’中未被第二光刻胶层1202掩蔽的区域来执行第一蚀刻，其中，第二光刻胶层1202覆盖掺杂多晶硅层402”的存储区域108’和逻辑栅极区域1204。在执行第一蚀刻的过程中，由逻辑栅极区域1204上方的剩余硬掩模层1002’形成逻辑栅极硬掩模1206。在一些实施例中，第一蚀刻包括两个具有独立掩模的子蚀刻。用于第一蚀刻的工艺可包括涂覆未图案化的光刻胶层，图案化未图案化的光刻胶层，以形成第二光刻胶层1202，施加对剩余硬掩模层1002’具有选择性的蚀刻剂，以及去除第二光刻胶层1202。

图13示出了对应于图2的步骤214的一些实施例的截面图1300。

如图13所示，去除第二光刻胶层1202，并且蚀穿掺杂多晶硅层402”中未被擦除栅极、字线和逻辑栅极的硬掩模1104、1106、1206掩蔽的区域来执行第二蚀刻。在执行第二蚀刻的过程中，形成字线132和逻辑栅极150。字线132与对应的栅叠件106相邻且与擦除栅极130相对，而将逻辑栅极150间隔置于逻辑区域154’上方。有利地，字线132与栅叠件106自对准。用于第二蚀刻的工艺可包括施加对掺杂多晶硅层402”具有选择性的蚀刻剂。

图14示出了对应于图2的步骤216的一些实施例的截面图1400。

如图14所示，掺杂物被注入到半导体衬底110’中，以形成与字线132相邻的第二存储源极/漏极区域138和与逻辑栅极150相邻的逻辑源极/漏极区域。在注入期间，擦除栅极、字线和逻辑栅极的硬掩模1104、1106、1206 分别掩蔽字线132、擦除栅极130和逻辑栅极150。此外，在一些实施例中，作为注入工艺的一部分，第一介电层302的未覆盖的区域被回蚀刻，以暴露半导体衬底110’。掺杂物可以是n型或p型，但通常为n型。

图15示出了对应于图2的步骤218的一些实施例的截面图1500。

如图15所示，去除擦除栅极、字线和逻辑栅极的硬掩模1104、1106、1206。用于去除硬掩模1104、1106、1206的工艺可包括在硬掩模1104、1106、1206之间和上方形成光刻胶层，回蚀刻光刻胶层使其位于字线132的顶面下方，施加对位于回蚀刻的光刻胶层1502上方的硬掩模1104、1106、1206具有选择性的蚀刻剂，以及去除经过回蚀刻的光刻胶层1502。

图16示出了对应于图2的步骤220的一些实施例的截面图1600。

如图16所示，分别沿着字线132的侧壁和逻辑栅极150的侧壁形成字线和逻辑栅极的间隔件144、160。用于形成隔离件144、160的工艺可包括沿着字线132和逻辑栅极150形成共形间隔件层，在字线132和逻辑栅极150之间和上方形成光刻胶层，回蚀刻光刻胶层使其位于字线132和逻辑栅极150的顶面下方，施加对位于经过回蚀刻的光刻胶层上方的间隔件层具有选择性的蚀刻剂，以及去除经过回蚀刻的光刻胶层。例如，间隔件144、160为氮化硅。

图17示出了对应于图2的步骤222的一些实施例的截面图1700。

如图17所示，硅化物衬垫166形成在第二存储源极/漏极区域138和逻辑源极/漏极区域156上方、以及字线132、擦除栅极130和逻辑栅极150上方。硅化物衬垫166的形成可包括：在半导体衬底上方形成共形金属层；加热处理半导体结构以在共形金属层与半导体衬底110、字线132以及逻辑和擦除栅极130、150之间引起反应；以及去除共形金属层中没有反应的区域。例如，硅化物衬垫166为硅化镍或硅化钛。

图18示出了对应于图2的步骤224的一些实施例的截面图1800。

如图18所示，在硅化物衬垫166、栅叠件106、擦除栅极130、逻辑栅极150和字线132上方顺序形成接触蚀刻停止层172’和ILD层170’。例如，接触蚀刻停止层172’为氮化硅，并且，例如，ILD层170’为诸如二氧化硅的氧化物或低k介电质。在一些实施例中，用于形成ILD层170’的工 艺包括形成中间ILD层并对中间ILD层执行化学机械平面化(CMP)。

图19示出了对应于图2的步骤226的一些实施例的截面图1900。

如图19所示，形成穿过接触蚀刻停止层172’和ILD层170’直至到达字线132、擦除栅极130、控制栅极118、逻辑栅极150、第二存储源极/漏极区域138和逻辑源极/漏极区域156中的一个或多个的接触件168。例如，接触件168为诸如钨的金属。

因此，从上面可以看出，本发明提供了一种嵌入式闪存器件。栅叠件包括布置在浮栅上方的控制栅极。擦除栅极布置为与栅叠件的第一侧相邻。字线布置为与第一侧相对的栅叠件的第二侧相邻。字线包括相对于字线的顶面显示出降低的高度且位于字线中与栅叠件相对的一侧上的字线横档。多晶硅逻辑栅极的顶面基本与字线横档齐平。ILD层布置在栅叠件、擦除栅极、多晶硅逻辑栅极和字线上方。接触件延伸穿过ILD层直至擦除栅极、字线和多晶硅逻辑栅极中的一个。

在其他实施例中，本发明提供了一种用于制造嵌入式闪存器件的方法。一对栅叠件在半导体衬底上方彼此间隔形成。栅叠件包括浮栅和在浮栅上方布置的控制栅极。在栅叠件和半导体衬底上方形成多晶硅层。对多晶硅层中衬垫栅叠件的区域执行回蚀刻使其位于栅叠件的顶面下方，而多晶硅层的外围区域被掩蔽，以在栅叠件之间形成擦除栅极。在剩余多晶硅层的擦除栅极、字线区域上方以及剩余多晶硅层的逻辑栅极区域上方形成硬掩模。蚀穿剩余多晶硅层中未被硬掩模掩蔽的区域，以形成字线和逻辑栅极。在栅叠件、擦除栅极、字线和逻辑栅极上方形成层间介电(ILD)层和穿过ILD层的接触件。

在又一些实施例中，本发明提供了一种嵌入式闪存器件的集成电路。一对栅叠件在半导体衬底上方彼此间隔。栅叠件包括浮栅和布置在浮栅上方的控制栅极。擦除栅极在栅叠件之间布置在半导体衬底上方。字线布置在半导体衬底上方，与对应的栅叠件相邻且位于栅叠件中与擦除栅极相对的一侧。字线包括相对于字线的顶面显示出降低的高度的字线横档。多晶硅逻辑栅极的顶面基本与字线横档齐平。层间介电(ILD)层布置在栅叠件、多晶硅逻辑栅极和字线上方。接触件延伸穿过ILD层到达擦除栅极、字线 和多晶硅逻辑栅极中的一个。

上面论述了多个实施例的部件，使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，可以容易地使用本发明作为基础来设计或修改用于达到与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构并不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。