无掩模双硅化工艺的制作方法

本发明实施例涉及无掩模双硅化工艺。

背景技术：

在过去几十年里，金属氧化物半导体场效应晶体管(MOSFET)和FinFET的尺寸的减小，包括栅极长度和栅极氧化物厚度的减小，已经使在集成电路的每单位功能的速度、性能、密度和成本上的持续的改进成为可能。为了进一步增强晶体管性能，已经使用位于半导体衬底的部分中的应变的沟道区制造了MOSFET器件。应变的沟道区允许实现提高的载流子迁移率，因此当用于n沟道(NMOSFET)器件或用于p沟道(PMOSFET)器件时导致提高的性能。通常，期望在NMOSFET晶体管的n沟道中诱导在源极至漏极方向上的拉伸应变以提高电子迁移率，以及在PMOSFET晶体管的p沟道中诱导在源极至漏极方向上的压缩应变以提高空穴迁移率。存在在晶体管沟道区引入应变的现有的若干途径。

在一个途径中，通过在源极/漏极区中的衬底中生成凹槽来引入沟道区中的应变。例如，可以通过在源极/漏极区中的凹进的区域内外延生长具有大于硅的晶格结构的应力诱导层，诸如SiGe层，来在硅衬底上形成在沟道区中具有压缩应力的PMOS器件。类似地，可以通过在源极/漏极区中的凹进的区域内外延生长具有小于硅的晶格结构的应力诱导层，诸如SiP层，来在硅衬底上形成在沟道区中具有拉伸应力的NMOS器件。

也可以减小接触电阻，在一个途径中，在源极和漏极区上方形成金属层。实施退火工艺以使得形成金属硅化物，以及去除金属层的未反应的材料。硅化物层允许在随后形成的接触件和源极和漏极区之间的减小的接触电阻。

技术实现要素：

为了解决现有技术中存在的问题，根据本发明的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：提供衬底，所述衬底具有第一器件区和第二器件区；在所述第一器件区中形成第一栅极堆叠件和在所述第二器件区中形成第二栅极堆叠件，第一源极/漏极区位于所述第一栅极堆叠件的相对两侧上，第二源极/漏极区位于所述第二栅极堆叠件的相对两侧上；沿着所述第一源极/漏极区的表面形成掩模层；在所述第一器件区和所述第二器件区上方形成图案化的介电层，通过所述图案化的介电层暴露所述第一源极/漏极区和所述第二源极/漏极区；在所述第二源极/漏极区上方形成第二硅化物层；去除所述掩模层；以及在所述第一源极/漏极区上方形成第一硅化物层。

根据本发明的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：提供衬底，所述衬底具有第一器件区和第二器件区，所述第一器件区具有第一栅极堆叠件，所述第二器件区具有第二栅极堆叠件，第一源极/漏极区位于所述第一栅极堆叠件的相对两侧上，第二源极/漏极区位于所述第二栅极堆叠件的相对两侧上；在所述第一源极/漏极区中形成第一应力区；在所述第一源极/漏极区中形成第一氧化区；在所述第二源极/漏极区中形成第二应力区；在所述第一器件区和所述第二器件区上方形成第一介电层；图案化所述第一介电层以暴露所述第一氧化区和所述第二应力区；在所述第二应力区上方形成第二硅化物区；在形成所述第二硅化物区之后，去除所述第一氧化区；以及在所述第一应力区上方形成第一硅化物区。

根据本发明的又一实施例，提供了一种形成半导体器件的方法，所述方法包括：提供衬底，所述衬底具有第一器件区和第二器件区；在所述第一器件区中形成第一栅极堆叠件和在所述第二器件区中形成第二栅极堆叠件，第一源极/漏极区位于所述第一栅极堆叠件的相对两侧上，第二源极/漏极区位于所述第二栅极堆叠件的相对两侧上；在所述第二器件区上方形成第一掩模层；在所述第一源极/漏极区中形成第一应力区；氧化所述第一应力区的表面，同时所述第一掩模层保护所述第二源极/漏极区，从而形成第一氧化区；去除位于所述第二源极/漏极区上方的所述第一掩模的部分；在所述第二源极/漏极区中形成第二应力区；在所述第一器件区和所述第二器件区上方形成层间 电介质(ILD)，图案化所述ILD以暴露所述第一氧化区和所述第二应力区；在所述第二源极/漏极区中形成第二硅化物区；去除所述第一氧化区的至少一部分；以及在所述第一源极/漏极区中形成第一硅化物区。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1至图9示出了根据一些实施例的形成半导体器件的各个中间工艺步骤的截面图。

图10是根据一些实施例的示出了形成半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

如将在以下详细讨论的，将讨论半导体结构和形成半导体结构的方法。有利地，工艺不需要单独的掩模层。相反，以下所描述的工艺利用自对准 工艺以在第一源极/漏极区上方形成掩模(例如，氧化的掩模)以在当处理第二源极/漏极区时保护第一源极/漏极区。

以下所讨论的实施例示出为平面的晶体管或FinFET晶体管并且示出为具有具体的间隔件结构。然而，其他实施例，可以使用任何合适的结构，诸如不同的间隔件结构、不同的掺杂轮廓、不同的栅极结构等。

图1至图9示出了根据一些实施例的在半导体器件的各个制造阶段期间的衬底100的部分的各个截面图。首先参照图1，其中示出了具有第一器件区102和第二器件区104的衬底100。在示出的实施例中，第一器件区102通过浅沟槽隔离(STI)区106与第二器件区电隔离。例如，衬底100可以包括掺杂或未掺杂的块状硅，或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的诸如硅的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底100可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化硅、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；其他III-V族材料；或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。如将在以下详细地解释，将利用第一器件区102以形成具有第一导电类型的诸如NMOS器件的半导体器件，以及将利用第二器件区104以形成具有第二导电类型的诸如PMOS器件的半导体器件。

图1也示出了形成在衬底100上的第一伪栅极堆叠件108a和第二伪栅极堆叠件108b(共同地称为“伪栅极堆叠件108”)。如以下更详细地描述，伪栅极堆叠件108是用于对准和形成邻近伪栅极堆叠件108的源极/漏极区(未单独示出)的牺牲结构，并且将在随后的工艺步骤中被替代。如此，可以由任何合适的材料和工艺形成伪栅极堆叠件108。在一些实施例中，伪栅极堆叠件108与诸如其他晶体管的其他器件同时形成在晶圆上。在这些实施例中，可以期望由用于形成用于其他器件的功能栅极堆叠件的材料来形成伪栅极堆叠件108。在一些实施例中，伪栅极堆叠件108包括多晶硅层109和硬掩模110。可以通过沉积多晶硅层和硬掩模层以及使用光刻技术图案化多晶硅层和硬掩模层以形成伪栅极堆叠件，由此形成如图1所 示的伪栅极堆叠件108。

源极/漏极区可以包括任何适当的掺杂轮廓以用于具体应用。例如，源极/漏极区可以包括通过使用伪栅极堆叠件108作为掩模来注入掺杂剂，例如，n型掺杂剂或p型掺杂剂，而形成的轻掺杂源极/漏极(LDD)区。由此将LDD区与伪栅极堆叠件108的边缘对准。也可以形成光晕和/或口袋区(pocket regions)(未示出)。

图1还示出了根据一些实施例的在第一伪栅极堆叠件108a旁边形成的一个或多个第一间隔件112和在第二器件区104上方形成的一个或多个第一间隔件层114的形成。图1示出了实施例，其中第一间隔件112包括沿着第一伪栅极堆叠件108a的侧壁的第一间隔件112a-112c(共同地称为“第一间隔件112”)，并且其中，第一间隔件层114包括第一间隔件层114a-14c(共同地称为“第一间隔件层114”)。

在一些实施例中，可以利用第一间隔件112a以相对于伪栅极堆叠件108定位源极/漏极区(例如，LDD区)。例如，在一些实施例中，在第一器件区102和第二器件区104上方形成第一间隔件层114a。可以通过形成诸如光刻胶掩模的图案化的掩模以在注入第二器件区104时保护第一器件区102并且以在注入第一器件区102时保护第二器件区104，来在第一器件区102和第二器件区104中形成LDD区。

此后，可以在第一器件区102和第二器件区104上方形成第一间隔件层114b和114c。图1示出了实施例，其中在第一器件区102中图案化第一间隔件层114a-114c以分别形成第一间隔件112a-112c，为诸如使衬底凹进以形成外延的源极/漏极区的随后的处理作准备。通常，通过沉积诸如第一间隔件层114的共形的层，以及在第一器件区102中实施各向异性蚀刻的同时掩蔽第二器件区104中的第一间隔件层114(未示出)，来形成第一间隔件112。因为在第一伪栅极堆叠件108a旁边的间隔件层的厚度较厚，各向异性蚀刻从水平表面去除第一间隔件层114的材料，因此形成如图1所示的第一间隔件112。

如将在以下详细讨论的，选择用于形成第一间隔件层114a、第一间隔件层114b以及第一间隔件层114c(并且因此分别为，第一间隔件112a-c) 的材料以允许用于选择性地去除各个层，诸如使用与邻近的材料相比具有不同的蚀刻速率的材料。例如，在一些实施例中，第一间隔件112a和第一间隔件层114a由SiCN形成，第一间隔件112b和第一间隔件层114b由SiCN形成，以及第一间隔件112c和第一间隔件层114c由SiN形成。如以下更详细地讨论，使用诸如这些的材料将允许选择性地去除上面的层。

图1也示出了沿着第一伪栅极堆叠件108a的相对两侧在衬底100中形成的第一器件应力区220的形成。在一些实施例中，通过使衬底100凹进以及随后在凹槽中外延生长具有不同晶格常数的材料来形成第一器件应力区220。通常，晶格常数的不同导致将应用于栅极堆叠件下的沟道区中的衬底的应变，其中压缩应力可以增强PMOS器件的性能，以及在沟道区中的拉伸应力可以增强NMOS器件的性能。因此，在第一器件区是NMOS区的情况下，形成具有诸如SiP、SiC:P(具有P掺杂剂的SiC)等的较小晶格结构的材料以在沟道区中生成拉伸应力，由此增强NMOS器件的性能。

在一些实施例中，例如，可以通过利用等离子体源和蚀刻剂气体的干化学蚀刻实施蚀刻工艺以形成凹槽。等离子体源可以是电感耦合等离子体(ICR)蚀刻、变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻、反应离子蚀刻(RIE)等，以及蚀刻剂气体可以是氟、氯、溴、它们的组合等。在另一实施例中，可以通过湿化学蚀刻形成凹槽，蚀刻剂诸如过氧化铵混合物(APM)、NH₄OH、TMAH、它们的组合等。在其他实施例中，可以通过干化学蚀刻和湿化学蚀刻的组合来形成凹槽。如图1所示，在这个蚀刻工艺期间，由第一间隔件层114保护第二器件区104。在一些实施例中，可以在第一间隔件层114上方形成诸如光刻胶或其他掩模的额外的掩蔽层(未示出)以在蚀刻工艺期间提供额外的保护。

在诸如图1示出的实施例中，在形成第一间隔件112a-c和第一间隔件层114a-c之后使衬底100凹进。在一些实施例中，凹进工艺可以底切(undercut)第一间隔件112的一个或多个，诸如图1中所示的第一间隔件112。可以通过控制第一间隔件112a-c的厚度以及蚀刻工艺来调整凹槽的边缘和第一伪栅极108a的边缘之间的距离以提供用于具体应用的期望的配置。

例如，可以使用CVD工艺形成第一器件应力区220。例如，在第一器 件应力区220是由SiP形成的实施例中，可以使用二氯硅烷(Cl₂H₂Si)(在约700sccm至约1000sccm的流速下)、SiH₄(在约10sccm至约50sccm的流速下)、HCl(在约300sccm至约600sccm的流速下)、PH₃(在约200sccm至约500sccm的流速下)的工艺气体以及H₂/N₂(在约2000sccm至约5000sccm的流速下)的载气，来实施CVD工艺。可以在约670℃至约700℃的温度下以及约200托至约400托的压力下实施该工艺。图1示出了第一应力区220的上表面，其与衬底100的上表面共平面以用于说明的目的。在其他实施例中，第一应力区220相对于衬底100的上表面可以是凸起的或凹进的。例如，在一些实施例中，第一器件应力区220是凸起的以充分地阻止或限制随后的硬掩模(例如，第一器件应力区掩模422)在鳍顶部下面延伸。此外，可以控制第一器件应力区220的横向生长以防止或限制其他问题，诸如SRAM N/P EPI合并的问题。

以上提供的结构仅用于说明的目的并且其他实施例可以利用其他结构、材料和部件。例如，一些实施例可以并入掩埋的应力源、应力源填充的凹进的源极/漏极区、凸起的源极/漏极区、不同的材料、不同的栅极结构和材料、光晕注入、不同的源极/漏极掺杂轮廓等。

图2示出了分别从第一器件区102和第二器件区104去除最上面的第一间隔件112c和最上面的第一间隔件层114c。在第一间隔件112c和第一间隔件层114c由氮化硅形成的一些实施例中，例如，可以在100℃至180℃的范围内的温度下使用磷酸并使用约30秒至2000秒的蚀刻时间来去除第一间隔件112c和第一间隔件层114c。可以利用其他蚀刻工艺以保持在第一间隔件112c和第一间隔件层114c的材料和存在的其他部件的材料之间的足够的蚀刻选择性，其他部件的材料为诸如第一间隔件112b、第一间隔件层114b和第一应力区220的材料。

现参照图3，示出了根据一些实施例的在第一器件应力区220上方形成的第一器件应力区掩模422。如将在以下详细解释的，在工艺步骤期间，第一器件应力区掩模422将保护第一器件应力区220以在第二器件区104中形成硅化物区，因此允许不同的硅化物区形成在第一器件区102和第二器件区104中。

在一些实施例中，通过注入(由箭头424表示)形成第一器件应力区掩模422。例如，在一些实施例中，以约1E16原子/cm²至约1E18原子/cm²的剂量以及约1keV至约5keV的能量注入氧以控制掩模的厚度。在从约700℃至约1000℃的温度下实施的持续时间为约30分钟至约120分钟的随后的退火使氧和硅形成SiO₂硬掩模。

以诸如这样的方式形成第一器件应力区掩模422提供了自对准工艺以保护第一器件应力区220的表面。如以下更详细地讨论，在随后的工艺期间，第一器件应力区掩模422保护第一器件应力区220，以第二器件区104中形成硅化物区(例如，NiSi)。当在第二器件区104上形成硅化物区时，第一器件应力区掩模422防止硅化物区形成在第一器件应力区220上。

例如，可以通过调整氧注入能量和/或剂量来调整第一器件应力区掩模422的厚度以在第二器件区104的处理期间防止或减小在第一器件应力区220上的硅化物的形成。在一些实施例中，第一器件应力区掩模422的厚度为约10nm至约12nm。

图4示出了根据一些实施例的沿着第二伪栅极堆叠件108b的相对两侧的衬底100的凹进。如将在以下详细地解释，将在凹槽中形成具有与下面的衬底100不同的晶格常数的半导体材料以在第二伪栅极堆叠件108b的下方的沟道区中诱导应力。例如，在第二器件区104是PMOS器件区的实施例中，将形成具有比衬底更大的晶格结构的半导体材料以在沟道区中诱导压缩应力。

例如，可以通过在第二伪栅极堆叠件108b旁边形成第二间隔件526来形成凹槽。可以通过在第一器件区102中的衬底100的上方以及在第二器件区104中的第一间隔件层114a-b上方沉积第二间隔件层528来形成第二间隔件526。在第一器件区中通过图案化的掩模530掩蔽第二间隔件层528。在一些实施例中，图案化的掩模530是使用光刻技术图案化的光刻胶材料。图案化在第二器件区104中的第二间隔件层528和第一间隔件层114a-b，由此形成第二间隔件526a-c(共同地称为第二间隔件526)。

例如，可以使用一个或多个各向异性蚀刻工艺图案化第二器件区104中的第一间隔件层114a-b和第二间隔件层528。例如，在第二间隔件层528包括SiN并且第一间隔件层114a-b包括SiCN的实施例中，可以在100℃至180℃ 的范围内的温度下使用磷酸和使用约30秒至2000秒的蚀刻时间来图案化第一间隔件层114a-b和第二间隔件层528。

此后，沿着第二栅极堆叠件的相对两侧使衬底100凹进。可以使用如以上参照在第一器件区形成凹槽所讨论的类似工艺使衬底100凹进。如图4所示，在一些实施例中凹槽以及因此随后的应力材料可以底切第二间隔件526。可以通过第一间隔件层114和第二间隔件层528的厚度以及蚀刻工艺来控制底切的量(如果有)。

形成凹槽之后，如图5所示，可以去除图案化的掩模530。在图案化的掩模530是光刻胶掩模的实施例中，例如，可以使用等离子体灰化工艺来去除图案化的掩模530。例如，等离子体灰化工艺可以在约300毫托至约600毫托的压力下以及约500瓦至约2000瓦的功率下以及约80℃至约200℃的温度下利用约1000sccm至约2000sccm的O₂流速。等离子体灰化工艺之后可以实施硫酸(H₂SO₄)溶液中的湿浸以清洗晶圆并且去除剩余的光刻胶材料。

现参照图6，示出了根据一些实施例的在第二器件区104中的凹槽中形成的第二应力区736。例如，可以使用CVD工艺外延生长第二应力区736。例如，在第二应力区736是由SiGe形成的实施例中，可以使用二氯硅烷(Cl₂H₂Si)(在约100sccm至约500sccm的流速下)、GeH₄(在约100sccm至约1000sccm的流速下)、HCl(在约10sccm至约50sccm的流速下)以及B₂H₆(在约20sccm至约300sccm的流速下)的工艺气体以及H₂/N₂(在约10slm至约50slm的流速下)的载气，来实施CVD工艺。可以在约500℃至约800℃的温度下以及约200托至约400托的压力下实施该工艺。图6示出了第二应力区736的与衬底100的上表面共平面的上表面以用于说明的目的。在其他实施例中，第二应力区736相对于衬底100的上表面可以是凸起的或凹进的。

在一些实施例中，可以在外延工艺之前实施清洗工艺。例如，在一些实施例中，可以实施诸如SiCoNi蚀刻工艺的湿蚀刻工艺以去除沿着凹槽中的衬底100的表面形成的原生氧化物。

也可以在第二器件区104中形成重掺杂的源极/漏极区(未单独示出)。源极/漏极区可以包括任何合适的掺杂轮廓，并且也可以使用任何合适的工 艺来形成，源极/漏极区的形成包括间隔件、衬垫和/或牺牲衬垫/间隔件的任何合适的使用。例如，重掺杂区可以利用间隔件原位形成或者在应力的源极/漏极区的形成之后形成。作为另一实例，可以在形成第二应力区736之后通过例如注入、扩散等形成重掺杂区。此外，也可以利用其他掺杂区，诸如阱、光晕/口袋注入等。

此后，可以去除第一器件区102中的第二间隔件层528以及第二间隔件区104中的第二间隔件526。在第二间隔件层528和第二间隔件526是由SiN形成的实施例中，可以使用磷酸去除第二间隔件层528和第二间隔件526。

图7示出了根据一些实施例的接触蚀刻停止层(CESL)840和层间电介质(ILD)842的形成。通常，CESL 840由与ILD 842的材料不同的材料形成，其中CESL 840的材料的蚀刻速率低于ILD 842的蚀刻速率。以这种方式，当在ILD 842中形成接触开口960时，蚀刻工艺可以利用CESL 840以有效地停止蚀刻工艺。

在一些实施例中，CESL 840包括氮化硅、碳化硅或其他介电材料，以及例如，ILD 842由旋涂玻璃、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、四乙基正硅酸(TEOS)氧化物、TiN、SiOC、其他低k无孔介电材料、其他介电材料等形成。

在一些实施例中，ILD 842形成为高度大于第一伪栅极堆叠件108a和第二伪栅极堆叠件108b的高度。例如，使用化学机械抛光(CMP)实施平坦化步骤。实施CMP以去除ILD 842和CESL 840的过量的部分以暴露伪栅极堆叠件108。

在使用后栅极途径的实施例中，例如，可以用诸如第一器件区102中的第一金属栅极堆叠件846a和第二器件区域104中的第二金属栅极堆叠件846b的金属栅极堆叠件替代一个或两个伪栅极堆叠件。第一金属栅极堆叠件846a和第二金属栅极堆叠件846b共同地称为金属栅极堆叠件846。

例如，在伪栅极堆叠件108包括多晶硅的实施例中，可以使用干蚀刻或湿蚀刻选择性地蚀刻伪栅极堆叠件108(见图1)。在使用干蚀刻的情况下，工艺气体可以包括CF₄、CHF₃、NF₃、SF₆、Br₂、HBr、Cl₂或它们的组合。 可以任选地使用诸如N₂、O₂或Ar的稀释的气体。在使用湿蚀刻的情况下，化学物可以包括NH₄OH:H₂O₂:H₂O(APM)、NH₂OH、KOH、HNO₃:NH₄F:H₂O等。在一些实施例中，伪栅极堆叠件可以包括伪栅极电介质并且也可以被去除。例如，在伪栅极堆叠件108包括氧化硅伪栅极电介质的实施例中，可以使用湿蚀刻工艺或干蚀刻工艺去除氧化硅，湿蚀刻工艺使用稀释的氢氟酸。

此后，在第一器件区102中形成第一金属栅极堆叠件846a以及在第二器件区104中形成第二金属栅极堆叠件846b。虽然图7将金属栅极堆叠件846示出为单层以用于说明的目的，但是在一些实施例中，金属栅极堆叠件846包括一个或多个层，诸如一个或多个金属层和/或其他导电层。例如，在一些实施例中，金属栅极堆叠件846可以包括Ti、Co、W、W合金、Al、Al合金、Cu、Cu合金等的一个或多个层，其中各个层可以是相似或不同的材料。金属栅极堆叠件846的形成方法包括ALD、PVD、CVD、MOCVD等。在一些实施例中，金属栅极堆叠件846可以包括阻挡层、粘附层、功函金属层等。

金属栅极堆叠件846共同地示出并且在一些实施例中可以包括各个部件。根据一些实施例，例如，在一些实施例中，沿着开口中的衬底的表面形成界面层。界面层帮助缓冲衬底100和随后形成的高k介电层。在一些实施例中，界面层是由化学反应产生的化学的氧化硅。例如，可以使用去离子水+臭氧(DIO₃)、NH₄OH+H₂O₂+H₂O(APM)或其他方法来形成化学的氧化物。其他实施例可以利用用于界面层的不同的材料或工艺。在实施例中，界面层的厚度可以为约至约

可以在界面层上形成栅极介电层。在一些实施例中，栅极介电层包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括金属氧化物或Hf、Al、Zr的硅酸盐的一个或多个层，它们的组合，以及它们的多层。其他合适的材料包括金属氧化物、金属合金氧化物、以及它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgO_x、BaTi_xO_y、BaSr_xTi_yO_z、PbTi_xO_y、PbZr_xTi_yO_z等。形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉积(PVD)等。在一个实施例中，栅极介电层的厚度可以为约至约

以上描述是以提供一些实施例的内容和理解的一般描述。其他实施例 可以包括其他层和/或其他工艺。例如，在一些实施例中，可以包括功函金属层。通常，可以将栅电极的功函调整至硅的带隙边缘；就是说，对于NMOS器件，将功函调整至靠近导带，以及对于PMOS器件，将功函调整至靠近价带。

提供金属栅极的上述描述和说明仅作为实例。在其他实施例中，可以利用诸如界面层、多栅极介电层、多栅电极层等的其他层。此外，各个层和组件可以具有各种形状。例如，在一些实施例中，伪栅极介电层和/或栅电极层可以具有沿着通过去除伪栅极堆叠件形成的开口的侧壁和底部形成的“U”形。

图7还示出了根据一些实施例的穿过ILD 842形成的接触开口960以暴露第一器件区102和第二器件区104中的源极/漏极区。可以使用光刻技术形成接触开口960。例如，可以在ILD 842上方形成和图案化光刻胶材料(和硬掩模，如果必要)。在ILD 842是由氧化硅形成并且CESL 840是由氮化硅形成的实施例中，可以使用干蚀刻工艺图案化ILD 842和CESL 840。

在一些实施例中，在处理期间，可以减小第一器件应力区掩模422的厚度，例如，如以下所示，在第二器件区104中形成硅化物区之前，可以将第一器件应力区掩模422的厚度减小至约4nm至约5nm。

图8示出在第二器件应力区736上方形成第二硅化物区962。在该工艺期间，第一器件应力区220被第一器件应力区掩模422保护。在一些实施例中，使用多步工艺形成第二硅化物区962。例如，在一些实施例中，实施预非晶注入(PAI)以控制随后的硅化物的形成范围并且降低硅化物管道缺陷(piping defect)。可以使用例如，使用约5keV至约10keV的注入能量以及约1E15原子/cm²至约5E15原子/cm²的注入剂量实施Ge PAI来实施PAI。可以实施诸如SiCoNi干蚀刻工艺的清洗工艺以去除原生氧化物。在一些实施例中，在清洗工艺期间去除约至约

可以通过在第二器件应力区736的表面上方形成金属层并且退火该金属层来形成第二硅化物区962。在一些实施例中，将镍层沉积至从约至约的厚度。镍层用作用于形成硅化物层的反应源(reacting source)。在一些实施例中，可以在镍(或其他类型的材料)层上方形成阻挡层以防止 氧化。例如，具有约至约的厚度的钛阻挡层可以用作阻挡层。可以使用其他材料。

此后，可以实施诸如快速热退火(RTA)的第一退火，例如，可以在约250℃至约300℃的温度下实施约10秒至约30秒以控制富金属相Ni₂Si的厚度。可以使用选择蚀刻工艺去除未反应的镍和钛，诸如在约150℃至约200℃的温度范围内使用持续时间为约30秒至约60秒的高温SPM(H₂SO₄+H₂O₂)。可以实施诸如激光退火的第二退火，例如，在约800℃至约850℃的温度下实施约0.25毫秒至约0.5毫秒，以将Ni₂Si转变为NiSi相。在一些实施例中，第二硅化物区962的厚度为约13nm至约17nm。

图9示出了根据一些实施例的在第一器件区102中形成第一硅化物区970。在一些实施例中，使用多步工艺形成第一硅化物区970。例如，在一些实施例中，实施PAI以降低n型接触电阻。可以使用例如，可以使用约5keV至约15keV的注入能量以及约1E13atoms/cm²至1E14atoms/cm²的注入剂量实施Ge PAI，来实施PAI。可以实施诸如SiCoNi干蚀刻工艺的清洗工艺以去除第一器件应力区掩模422以为形成硅化物区作准备。在一些实施例中，在清洗工艺期间去除约至约

可以通过在第一器件应力区220的表面上方形成金属层并且退火该金属层来形成第一硅化物区970。在一些实施例中，将钛层沉积至从约至约的厚度。钛层用作用于形成硅化物层的反应源。在一些实施例中，可以在钛(或其他类型的材料)层上方形成阻挡层以防止氧化。例如，具有约至约的厚度的氮化钛阻挡层可以用作阻挡层。可以使用其他材料。

此后，可以实施诸如RTA的第三退火，例如，在约500℃至约600℃的温度下可以实施约0.1秒至约30秒以使钛和硅反应，由此形成TiSi_x硅化物层。该退火也可以修复由PAI导致的对第二硅化物区962的一些损坏。在一些实施例中，第一硅化物区970的厚度为约4nm至约6nm。

接触件972可以由任何合适的导电材料，诸如高导电、低电阻金属、元素金属、过渡金属等形成。在一些实施例中，接触件972由钨形成，但是也可以可选地利用诸如Cu、Al、AlCu、TiN、TiW、Ti、TaN、Ta、Pt、或它们的任意组合的其他材料。在接触件972由钨形成的实施例中，可以通过本 领域已知的CVD技术来沉积接触件972，但是可以可选地使用任何形成方法。

图10示出了形成半导体器件的方法的流程图。例如，方法始于步骤1002，诸如，如以上参照图1所讨论的，其中，在第一器件区中形成第一栅极堆叠件以及在第二器件区中形成第二栅极堆叠件。例如，在步骤1004中，诸如，如以上参照图1所讨论的，在第一器件区中的第一栅极堆叠件的旁边形成应力区。接下来，在步骤1006中，在第一栅极堆叠件的源极/漏极区上方形成掩模。例如，如以上参照图3所讨论的，在一些实施例中，诸如通过氧化应力区的表面来形成掩模。例如，在步骤1008中，如以上参照图4至图6所讨论的，诸如在第二栅极堆叠件旁边的第二器件区中形成应力区。例如，在步骤1010和1012中，诸如，如以上参照图7所讨论的，诸如ILD层的介电层在第一器件区上方以及第二器件区上方形成并且被图案化以暴露在第一栅极堆叠件和第二栅极堆叠件旁边的源极/漏极区。接下来，例如，在步骤1014中，诸如，如以上参照图8所讨论的，在第二栅极堆叠件的源极/漏极区中形成硅化物区同时掩模保护第一栅极堆叠件旁边的源极/漏极区。在步骤1016中，去除第一栅极堆叠件旁边的源极/漏极区上方的掩模，以及例如，在步骤1018中，诸如，如以上参照图9所讨论的，在第一栅极堆叠件旁边的源极/漏极区中形成硅化物区。

诸如以上讨论的这些实施例提供低N/P接触电阻(Rcsd)。可以通过单独设计用于n型器件和p型器件的肖特基势垒高度来最佳化硅化物材料，而不使用额外的掩模。例如，富金属硅化钛(TiSix)以及单硅化镍(NiSi)分别广泛地用于具有低肖特基势垒高度(SBH)的N/P源极/漏极(S/D)接触材料。

在一些实施例中，提供了形成半导体器件的方法。方法包括提供具有第一器件区和第二器件区的衬底。在第一器件区中形成第一栅极堆叠件以及在第二器件区中形成第二栅极堆叠件，其中第一源极/漏极区位于第一栅极堆叠件的相对两侧上并且第二源极/漏极区位于第二栅极堆叠件的相对两侧上。沿着第一源极/漏极区的表面形成掩模层，以及在第一器件区和第二器件区上方形成图案化的介电层，通过该图案化的介电层暴露第一源极/漏极区和第二源极/漏极区。在第二源极/漏极区上方形成第二硅化物层。去除掩模层以及在第一源极/漏极区上方形成第一硅化物层。

在其他实施例中，提供了形成半导体器件的另一方法。方法包括提供衬底，衬底具有第一器件区和第二器件区，第一器件区具有第一栅极堆叠件，第二器件区具有第二栅极堆叠件，第一源极/漏极区位于第一栅极堆叠件的相对两侧上，第二源极/漏极区位于第二栅极堆叠件的相对两侧上。在第一源极/漏极区中形成第一应力区，以及在第一源极/漏极区中形成第一氧化区。在第二源极/漏极区中形成第二应力区。在第一器件区以及第二器件区上方形成第一介电层，并且图案化第一介电层以暴露第一氧化区和第二应力区。在第二应力区上方形成第二硅化物区。在形成第二硅化物区之后，去除第一氧化区，以及在第一应力区上方形成第一硅化物区。

在又一实施例中，提供了形成半导体器件的另一方法。方法包括提供衬底，衬底具有第一器件区和第二器件区。在第一器件区中形成第一栅极堆叠件以及在第二器件区中形成第二栅极堆叠件，第一源极/漏极区位于第一栅极堆叠件的相对两侧上，第二源极/漏极区位于第二栅极堆叠件的相对两侧上。在第二器件区上方形成第一掩模层，以及在第一源极/漏极区中形成第一应力区。氧化第一应力区的表面同时第一掩模层保护第二源极/漏极区，由此形成第一氧化区。去除位于第二源极/漏极区上方的第一掩模的部分，并且在第二源极/漏极区中形成第二应力区。在第一器件区和第二器件区上方形成ILD，图案化该ILD以暴露第一氧化区和第二应力区。在第二源极/漏极区中形成第二硅化物区。去除第一氧化区的至少一部分，以及在第一源极/漏极区中形成第一硅化物区。

根据本发明的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：提供衬底，所述衬底具有第一器件区和第二器件区；在所述第一器件区中形成第一栅极堆叠件和在所述第二器件区中形成第二栅极堆叠件，第一源极/漏极区位于所述第一栅极堆叠件的相对两侧上，第二源极/漏极区位于所述第二栅极堆叠件的相对两侧上；沿着所述第一源极/漏极区的表面形成掩模层；在所述第一器件区和所述第二器件区上方形成图案化的介电层，通过所述图案化的介电层暴露所述第一源极/漏极区和所述第二源极/漏极区；在所述第二源极/漏极区上方形成第二硅化物层；去除所述掩模层；以及在所述第一源极/漏极区上方形成第一硅化物层。

在上述方法中，形成所述掩模层包括：在所述第一器件区上方和所述第二器件区上方形成一个或多个第一掩蔽层；图案化所述第一器件区中的所述第一掩蔽层以在所述第一栅极堆叠件旁边形成第一间隔件；以及氧化所述第一源极/漏极区，从而形成所述掩模层。

在上述方法中，所述氧化包括注入氧。

在上述方法中，所述第一栅极堆叠件和所述第二栅极堆叠件是伪栅极堆叠件。

在上述方法中，还包括去除所述第一栅极堆叠件和所述第二栅极堆叠件以及形成第一金属栅极堆叠件和第二金属栅极堆叠件。

在上述方法中，还包括在所述第一源极/漏极区中形成第一应力区。

在上述方法中，还包括在所述第二源极/漏极区中形成第二应力区。

根据本发明的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：提供衬底，所述衬底具有第一器件区和第二器件区，所述第一器件区具有第一栅极堆叠件，所述第二器件区具有第二栅极堆叠件，第一源极/漏极区位于所述第一栅极堆叠件的相对两侧上，第二源极/漏极区位于所述第二栅极堆叠件的相对两侧上；在所述第一源极/漏极区中形成第一应力区；在所述第一源极/漏极区中形成第一氧化区；在所述第二源极/漏极区中形成第二应力区；在所述第一器件区和所述第二器件区上方形成第一介电层；图案化所述第一介电层以暴露所述第一氧化区和所述第二应力区；在所述第二应力区上方形成第二硅化物区；在形成所述第二硅化物区之后，去除所述第一氧化区；以及在所述第一应力区上方形成第一硅化物区。

在上述方法中，还包括在形成所述第一氧化区之前，在所述第二器件区上方形成一个或多个层。

在上述方法中，还包括，在形成所述第一氧化区之后，图案化位于所述第二器件区上方的所述一个或多个层以在所述第二栅极堆叠件旁边形成第一间隔件。

在上述方法中，还包括：在所述第一器件区上方和所述第二器件区上方形成附加介电层；以及图案化所述第二器件区上方的所述附加介电层以在所述第二栅极堆叠件的旁边形成附加间隔件；其中，在形成所述第二应 力区期间，所述附加介电层保护所述第一氧化区。

在上述方法中，去除所述第一氧化区包括SiCoNi清洗工艺。

在上述方法中，形成所述第一氧化区包括注入氧。

根据本发明的又一实施例，提供了一种形成半导体器件的方法，所述方法包括：提供衬底，所述衬底具有第一器件区和第二器件区；在所述第一器件区中形成第一栅极堆叠件和在所述第二器件区中形成第二栅极堆叠件，第一源极/漏极区位于所述第一栅极堆叠件的相对两侧上，第二源极/漏极区位于所述第二栅极堆叠件的相对两侧上；在所述第二器件区上方形成第一掩模层；在所述第一源极/漏极区中形成第一应力区；氧化所述第一应力区的表面，同时所述第一掩模层保护所述第二源极/漏极区，从而形成第一氧化区；去除位于所述第二源极/漏极区上方的所述第一掩模的部分；在所述第二源极/漏极区中形成第二应力区；在所述第一器件区和所述第二器件区上方形成层间电介质(ILD)，图案化所述ILD以暴露所述第一氧化区和所述第二应力区；在所述第二源极/漏极区中形成第二硅化物区；去除所述第一氧化区的至少一部分；以及在所述第一源极/漏极区中形成第一硅化物区。

在上述方法中，所述第一掩模层包括多个层。

在上述方法中，还包括：在所述氧化之后，图案化位于所述第二器件区上方的所述第一掩模层以在所述第二栅极堆叠件的旁边形成第一间隔件。

在上述方法中，还包括：在所述第一器件区上方和所述第二器件区上方形成附加介电层；以及图案化位于所述第二器件区上方的所述附加介电层以在所述第二栅极堆叠件的旁边形成附加间隔件；其中，在形成所述第二应力区和所述第二硅化物区期间，所述附加介电层保护所述第一氧化区。

在上述方法中，去除所述第一氧化区的至少一部分包括SiCoNi清洗工艺。

在上述方法中，形成所述第一氧化区包括注入氧。

在上述方法中，还包括用金属栅极堆叠件代替所述第一栅极堆叠件和所述第二栅极堆叠件。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明 作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。