浅沟槽隔离结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种浅沟槽隔离结构及其形成方法。

背景技术：

MOS(金属-氧化物-半导体)晶体管是现代集成电路中最重要的元件之一。隔离结构是MOS晶体管中重要的功能结构，用于电学隔离MOS晶体管中相邻的有源区。随着半导体技术的发展，集成电路中器件的尺寸越来越小，为实现高密度、高性能的MOS晶体管，隔离结构的隔离工艺变得越来越重要。

浅沟槽隔离结构(STI)是一种重要的隔离结构。浅沟槽隔离结构的形成方法为：提供半导体衬底；在半导体衬底上生长氧化层；在氧化层上沉积硬掩膜层；以图形化的光刻胶为掩膜刻蚀硬掩膜层、氧化层及半导体衬底，在半导体衬底中形成沟槽；去除光刻胶；在所述沟槽内生长垫氧化层；在所述沟槽内沉积隔离层填充所述沟槽至所述硬掩膜层表面；对隔离层进行平坦化至露出硬掩膜层；用湿法刻蚀方法去除硬掩膜层和氧化层形成浅沟槽隔离结构。

现有技术形成的浅沟槽隔离结构的性能和可靠性较差。

技术实现要素：

本发明解决的问题是提供一种浅沟槽隔离结构及其形成方法，提高浅沟槽隔离结构的性能和可靠性。

为解决上述问题，本发明提供一种浅沟槽隔离结构的形成方法，包括：提供半导体衬底；在半导体衬底内形成第一沟槽；对第一沟槽侧部和底部的半导体衬底进行第一离子注入，在第一沟槽侧部和底部的半导体衬底内形成阻挡层；至少刻蚀去除第一沟槽底部的阻挡层，形成第二沟槽；对第二沟槽底部的半导体衬底进行非晶化处理，形成非晶化区；刻蚀去除所述非晶化区形成第三沟槽；在第一沟槽、第二沟槽和第三沟槽中形成隔离层。

可选的，所述阻挡层的材料为氮化硅。

可选的，所述阻挡层的厚度为3nm～10nm。

可选的，形成所述阻挡层采用的第一离子注入的工艺为：注入离子为氮离子，注入能量为3KeV～30KeV，注入剂量为1E15atom/cm²～1E16atom/cm²，注入角度为10度～35度。

可选的，去除第一沟槽底部的阻挡层，形成第二沟槽。

可选的，去除第一沟槽底部的阻挡层和阻挡层下方的部分半导体衬底，形成第二沟槽。

可选的，去除阻挡层下方的部分半导体衬底的厚度为30nm～100nm。

可选的，去除阻挡层下方的部分半导体衬底采用的刻蚀工艺为等离子体刻蚀，采用的刻蚀气体包括NF₃、HBr和N₂，NF₃的流量为10sccm～100sccm，HBr的流量为100sccm～500sccm，N₂的流量为5sccm～200sccm，源射频功率为100瓦～2000瓦，偏置射频功率为100瓦～500瓦，刻蚀腔室压强2毫托～50毫托。

可选的，刻蚀去除第一沟槽底部的阻挡层的工艺为等离子体刻蚀，采用的刻蚀气体为CF₄、CHF₃、CH₂F₂、CH₃F、C₂F₂或C₃F₈，气体流量为10sccm～500sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～200瓦，刻蚀腔室压强2毫托～50毫托。

可选的，所述非晶化处理的过程为：沿着第一沟槽和第二沟槽对半导体衬底进行第二离子注入，形成非晶化区。

可选的，所述非晶化区的厚度为0.1um～0.5um。

可选的，所述第二离子注入采用的离子为Si、Ge或Sn。

可选的，所述第二离子注入的离子能量为50KeV～300KeV，离子剂量为5E14atom/cm²～5E15atom/cm²，离子注入角度为0度～5度。

可选的，刻蚀去除所述非晶化区的工艺为等离子体刻蚀，采用的气体包括CF₄、CHF₃和Ar，CF₄的流量为20sccm～50sccm，CHF₃的流量为50sccm～100sccm，Ar的流量为50sccm～70sccm，源射频功率为200瓦～1000瓦，偏置射频功率为200瓦～300瓦，刻蚀腔室压强为2毫托～50毫托。

可选的，所述隔离层的材料为氧化硅或高K介质材料。

可选的，所述第一沟槽的剖面形状为方形，宽度为0.05um～0.2um，深度为30nm～100nm。

可选的，所述浅沟槽隔离结构的纵向深度为0.2um～0.7um。

本发明还提供了一种采用上述任意一项方法形成的浅沟槽隔离结构，包括：半导体衬底；位于半导体衬底内的第一沟槽；位于第一沟槽侧部半导体衬底内的阻挡层；位于第一沟槽底部的第二沟槽；位于第二沟槽底部的第三沟槽；第一沟槽、第二沟槽和第三沟槽中的隔离层。

与现有技术相比，本发明具有以下优点：

本发明提供的浅沟槽隔离结构的形成方法，在第一沟槽侧壁形成了阻挡层，阻挡层能够阻挡有源区中掺杂的离子进入浅沟槽隔离结构中，避免有源区中的离子浓度降低；形成隔离层后，后续需要用湿法刻蚀去除半导体衬底表面的掩膜层，所述掩膜层是在形成第一沟槽的过程中沉积到半导体衬底表面的，去除掩膜层后会在浅沟槽隔离结构两侧形成凹陷，虽然后续在该凹陷处沉积的栅介质层厚度较薄，但是由于第一沟槽侧壁形成有阻挡层，在栅电极层上施加电压后，栅介质层较薄的区域对应的沟道区域不会反型或者反型程度减小，减小了hump效应；对第二沟槽底部的半导体衬底采用第二离子注入进行非晶化的过程中，所述阻挡层还可以防止第二离子注入的离子进入第一沟槽侧壁的半导体衬底中形成异质结，避免晶体管漏电；阻挡层可以在对所述非晶化区进行刻蚀的过程中保护第一沟槽侧壁的半导体衬底不被刻蚀，增加了形成的浅沟槽隔离结构的高宽比。

另一方面，对第二沟槽底部的半导体衬底进行非晶化处理后形成非晶化区，非晶化区的刻蚀速率大于未进行非晶化处理的半导体衬底，对非晶化区进行刻蚀可以增加对半导体衬底纵向刻蚀的深度，形成的浅沟槽隔离结构具有高的深宽比，浅沟槽隔离结构的隔离性能增强。

进一步的，刻蚀去除第一沟槽底部的阻挡层后，还对阻挡层下方的部分半导体衬底进行了刻蚀，进一步增加了浅沟槽隔离结构的纵向深度，提高了浅沟槽隔离结构的隔离性能。

本发明提供的浅沟槽隔离结构，具有位于第一沟槽侧壁的阻挡层，阻挡层能够阻挡有源区中掺杂的离子进入浅沟槽隔离结构中，避免有源区中的离子浓度降低；所述阻挡层使得后续在栅电极层施加电压后，栅介质层较薄的区域对应的沟道区域不会反型或者反型程度减小，减小了hump效应；所述阻挡层还可以防止第一沟槽侧壁的半导体衬底中形成异质结，避免晶体管漏电；所述浅沟槽隔离结构中具有第一沟槽、第二沟槽和第三沟槽，增加了浅沟槽隔离结构的深度，提高了浅沟槽隔离结构的隔离性能。

附图说明

图1至图3为本发明一实施例中MOS晶体管的结构示意图。

图4至图8为本发明一实施例中MOS晶体管包含的浅沟槽隔离结构的形成过程的剖面结构示意图。

图9至21为本发明另一实施例中浅沟槽隔离结构的形成过程的剖面结构示意图。

具体实施方式

现有技术形成的浅沟槽隔离结构的性能和可靠性较差。

图1至图3为本发明一实施例中MOS晶体管的结构示意图。

结合参考图1、图2和图3，图1为MOS晶体管的俯视图，图2为MOS晶体管沿着图1中的栅极结构延伸方向(A-A1轴线)的剖视图，图3为MOS晶体管沿着图1中垂直于栅极结构延伸方向且通过有源区(B-B1轴线)获得的剖视图。

所述MOS晶体管包括：半导体衬底100，位于半导体衬底100表面的栅极结构102，位于栅极结构102两侧的源漏区103，位于半导体衬底中的浅沟槽隔离结构101。栅极结构102包括位于半导体衬底100表面的栅介质层(未图示)和位于栅介质层表面的栅电极层(未图示)。所述MOS晶体管采用源漏共用的结构，即一个MOS晶体管的源区同时是相邻MOS晶体管的漏区。浅沟槽隔离结构101用于隔离相邻的有源区。

图4至图8浅沟槽隔离结构101的形成过程的剖面结构示意图。

参考图4，提供半导体衬底100。

继续参考图4，在半导体衬底100表面形成掩膜层110。

所述掩膜层110包括位于半导体衬底100表面的氧化层111和位于氧化层111表面的刻蚀阻挡层112。

参考图5，以图形化的光刻胶(未图示)为掩膜刻蚀掩膜层110及半导体衬底100，在半导体衬底100中形成沟槽120。

参考图6，在沟槽120(参考图5)内形成隔离层130并覆盖掩膜层110表面。

所述隔离层130包括在沟槽120侧壁的垫氧化层(未图示)和垫氧化层表面的绝缘氧化层(未图示)。

参考图7，对隔离层130进行平坦化至露出掩膜层110。

参考图8，用湿法刻蚀方法去除掩膜层110。

研究发现，浅沟槽隔离结构101存在以下缺点：有源区中掺杂的离子容易扩散进入浅沟槽隔离结构101中，使得有源区中的离子浓度降低，影响晶体管的性能；在形成浅沟槽隔离结构101的过程中，需要用湿法刻蚀去除半导体衬底100表面的掩膜层110，在去除掩膜层110的过程中，容易在浅沟槽隔离结构101两侧形成凹陷104，使得后续形成的栅介质层在凹陷104处的厚度较薄，则在栅电极层施加电压之后，栅介质层较薄的区域比栅介质层较厚的区域先导通，使位于栅介质层下方的沟道不是同时反型，则引起MOS晶体管的I_d-V_g特性曲线存在斜率不同的情况，称之为hump效应；有源区底部的掺杂离子容易扩散进入相邻的有源区。从而降低了MOS晶体管的稳定性。故浅沟槽隔离结构101的隔离效果较差。

本发明提供了一种浅沟槽隔离结构的形成方法，包括：提供半导体衬底；在半导体衬底内形成第一沟槽；对第一沟槽侧部和底部的半导体衬底进行第一离子注入，在第一沟槽侧部和底部的半导体衬底内形成阻挡层；至少刻蚀去除第一沟槽底部的阻挡层，形成第二沟槽；对第二沟槽底部的半导体衬底进行非晶化处理，形成非晶化区；刻蚀去除所述非晶化区形成第三沟槽；在 第一沟槽、第二沟槽和第三沟槽中形成隔离层。

由于在第一沟槽侧壁形成了阻挡层，阻挡层能够阻挡有源区中掺杂的离子进入浅沟槽隔离结构中，避免有源区中的离子浓度降低；形成隔离层后，后续需要用湿法刻蚀去除半导体衬底表面的掩膜层，所述掩膜层是在形成第一沟槽的过程中沉积到半导体衬底表面的，去除掩膜层后会在浅沟槽隔离结构两侧形成凹陷，虽然后续在该凹陷处沉积的栅介质层厚度较薄，但是由于第一沟槽侧壁形成有阻挡层，在栅电极层上施加电压后，栅介质层较薄的区域对应的沟道区域不会反型或者反型程度减小，减小了hump效应；对第二沟槽底部的半导体衬底采用第二离子注入进行非晶化的过程中，所述阻挡层还可以防止第二离子注入的离子进入第一沟槽侧壁的半导体衬底中形成异质结，避免晶体管漏电；阻挡层可以在对所述非晶化区进行刻蚀的过程中保护第一沟槽侧壁的半导体衬底不被刻蚀，增加了形成的浅沟槽隔离结构的高宽比。

另一方面，对第二沟槽底部的半导体衬底进行非晶化处理后形成非晶化区，非晶化区的刻蚀速率大于未进行非晶化处理的半导体衬底，对非晶化区进行刻蚀可以增加对半导体衬底纵向刻蚀的深度，形成的浅沟槽隔离结构具有高的深宽比，浅沟槽隔离结构的隔离性能增强。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图9，提供半导体衬底200。

所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底200可以是体材料，也可以是复合结构，如绝缘体上硅；所述半导体衬底200还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底200的材料为硅。

参考图9和图10，在半导体衬底200内形成第一沟槽220。

形成第一沟槽220的方法为：在半导体衬底200表面沉积掩膜层210，在掩膜层210表面形成图形化的光刻胶，所述图形化的光刻胶定义形成的第一 沟槽220的位置，以所述图形化的光刻胶为掩膜，采用干法刻蚀工艺刻蚀掩膜层210，形成开口(未图示)；形成开口后采用灰化工艺或者化学试剂去除所述光刻胶层；沿着所述开口，采用干法刻蚀工艺刻蚀半导体衬底200形成第一沟槽220。

本实施例中，所述掩膜层210包括位于半导体衬底200表面的氧化层211和位于氧化层211表面的刻蚀阻挡层212。

所述氧化层211的材料为氧化硅。

所述氧化层211可以采用湿法氧化或干法氧化工艺形成。

所述氧化层211的厚度为10nm～40nm。

所述氧化层211作为后续形成的刻蚀阻挡层212的缓冲层，具体的说，氧化层211形成在半导体衬底200和刻蚀阻挡层212之间，避免了直接在半导体衬底200上形成刻蚀阻挡层212对半导体衬底200产生较大的应力，并且氧化层211还可以作为隔离层保护有源区在去掉刻蚀阻挡层212的过程中免受化学污沾。

所述刻蚀阻挡层212的材料为氮化硅。

所述刻蚀阻挡层212的形成工艺为沉积工艺，本实施例中，采用等离子体增强化学气相沉积工艺形成刻蚀阻挡层212。

所述刻蚀阻挡层212的厚度为0.2um～0.6um。

刻蚀阻挡层212作为后续化学机械研磨工艺的停止层，保护有源区。

本实施例中，所述刻蚀掩膜层210形成开口的工艺为等离子体刻蚀工艺，具体的工艺参数为：刻蚀气体为包括CF₄、CHF₃和O₂，CF₄的流量为50sccm～500sccm，CHF₃的流量为50sccm～500sccm，O₂的流量为10sccm～100sccm，源射频功率100瓦～1000瓦，偏置射频功率为100瓦～500瓦，刻蚀腔室压强为2毫托～50毫托。

本实施例中，所述沿着开口刻蚀半导体衬底200以形成第一沟槽220的工艺为等离子体刻蚀工艺，具体的工艺参数为：刻蚀气体包括NF₃、HBr和N₂，NF₃的流量为10sccm～100sccm，HBr的流量为100sccm～500sccm，N₂的 流量为5sccm～200sccm，源射频功率为100瓦～2000瓦，偏置射频功率为100瓦～500瓦，刻蚀腔室压强为2毫托～50毫托。

所述第一沟槽220的宽度为0.05um～0.2um，深度为30nm～100nm。

所述第一沟槽220的剖面形状为方形。

需要说明的是，采用等离子体刻蚀工艺刻蚀半导体衬底200形成第一沟槽220的过程中，由于第一沟槽220靠近半导体衬底200表面，在第一沟槽220的顶部位置和底部位置的刻蚀速率基本一致，形成的第一沟槽220的剖面形状为方形。由于第一沟槽220具有垂直的侧壁，第一沟槽220的底部开口较大，有利于后续对第一沟槽220底部的半导体衬底200进行非晶化处理和对形成的非晶化区域进行刻蚀。

参考图11，对第一沟槽220侧部和底部的半导体衬底200进行第一离子注入，在第一沟槽220侧部和底部的半导体衬底200内形成阻挡层230。

所述阻挡层230的材料为氮化硅。

所述第一离子注入的离子采用氮离子，以形成氮化硅，氮化硅能够阻止有源区中的掺杂离子扩散进入浅沟槽隔离结构。

若第一离子注入的能量太高会对氧化层211下方的半导体衬底200造成损伤，若第一离子注入的能量太低会使得阻挡层230较薄，本实施例中，第一离子注入的能量采用3KeV～30KeV。

本实施例中采用较高的离子剂量进行第一离子注入，从而增加阻挡层230对有源区中掺杂离子的阻挡作用，在一个具体实施例中，第一离子注入的剂量为1E15atom/cm²～1E16atom/cm²。

本实施例中，所述第一离子注入的具体工艺参数为：注入离子为氮离子，注入能量为3KeV～30KeV，注入剂量为1E15atom/cm²～1E16atom/cm²，注入角度为10度～35度。

本实施例中，采用第一离子注入工艺形成阻挡层230，以离子注入的方式形成的阻挡层230位于第一沟槽220底部和侧部的半导体衬底200内，后续刻蚀去掉第一沟槽220底部的阻挡层230时，第一沟槽220侧部的阻挡层230 受到刻蚀的影响较小，阻挡层230覆盖第一沟槽220的侧壁。倘若采用沉积工艺在第一沟槽220的底部和侧部形成阻挡层230’，参考图12，形成的阻挡层230’位于第一沟槽220底部和侧部的半导体衬底200表面，在后续刻蚀去掉第一沟槽220底部的阻挡层230’时，会对第一沟槽220侧部上阻挡层230’顶部的区域231进行刻蚀，露出部分半导体衬底200，这会引起以下弊端，一方面，有源区的掺杂离子容易通过区域231进入浅沟槽隔离结构，导致有源区的掺杂离子浓度降低，另一方面，后续对第一沟槽220底部的半导体衬底200采用第二离子注入进行非晶化处理的过程中，所述第二离子注入容易将离子注入到区域231，从而在半导体衬底200中形成异质结，异质结的存在导致MOS晶体管产生漏电。而采用第一离子注入工艺形成阻挡层230可以避免采用沉积工艺形成阻挡层230’带来的弊端。

另外，后续形成隔离层后需要用湿法刻蚀去除半导体衬底200表面的掩膜层210，去除掩膜层210后会在浅沟槽隔离结构两侧形成凹陷，虽然后续在该凹陷处沉积的栅介质层厚度较薄，但是由于第一沟槽220侧部形成有阻挡层230，在栅电极层上施加电压后，栅介质层较薄的区域对应的沟道区域不会反型或者反型程度减小，减小了hump效应。

阻挡层230还可以在后续对半导体衬底200中形成的非晶化区刻蚀过程中保护第一沟槽220侧壁的半导体衬底200不被刻蚀，增加了形成的浅沟槽隔离结构的高宽比，使得浅沟槽隔离结构隔离效果增加。

所述阻挡层230的厚度不能太薄，太薄的阻挡层230对有源区中的掺杂离子的阻挡能力较弱，所述阻挡层230的厚度不能太厚，太厚的阻挡层230需要高能量的注入离子，高能量的注入离子会对有源区中半导体衬底200的表面造成损伤。本实施例中，所述阻挡层230的厚度为3nm～10nm。

参考图13和图14，至少刻蚀去除第一沟槽220底部的阻挡层230，形成第二沟槽240。

本实施例中，参考图13，去除第一沟槽220底部的阻挡层230，形成第二沟槽240。图13中，用虚线表示第一沟槽220和第二沟槽240的边界。

刻蚀去除第一沟槽220底部的阻挡层230的工艺为等离子体刻蚀，采用 的刻蚀气体为CF₄、CHF₃、CH₂F₂、CH₃F、C₂F₂或C₃F₈，气体流量为10sccm～500sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～200瓦，刻蚀腔室压强2毫托～50毫托。

去除第一沟槽220底部的阻挡层230采用的是各向异向的等离子体刻蚀工艺，不会对第一沟槽220侧部的阻挡层230进行横向刻蚀。

刻蚀去除第一沟槽220底部的阻挡层230后，形成第二沟槽240，可以避免第一沟槽220底部的阻挡层230对后续的非晶化处理产生阻挡作用，后续形成的非晶化区的深度增加。

需要说明的是，第二沟槽240底部的半导体衬底200形貌并不平坦，后续采用第二离子注入对第二沟槽240底部的半导体衬底200进行非晶化处理的过程中，第二离子注入的离子束在第二沟槽240底部的半导体衬底200上会进行反射，阻挡层230可以阻止反射的离子进入第一沟槽220侧部的半导体衬底200中。

在另一实施例中，参考图14，去除第一沟槽220底部的阻挡层230和阻挡层230下方的部分半导体衬底200，形成第二沟槽240。

刻蚀去除第一沟槽220底部的阻挡层230后，还对阻挡层230下方的部分半导体衬底200进行了刻蚀，采用的工艺为等离子体刻蚀，具体的工艺参数为：刻蚀气体包括NF₃、HBr和N₂，NF₃的流量为10sccm～100sccm，HBr的流量为100sccm～500sccm，N₂的流量为5sccm～200sccm，源射频功率为100瓦～2000瓦，偏置射频功率为100瓦～500瓦，刻蚀腔室压强为2毫托～50毫托。

刻蚀去除所述阻挡层230下方的部分半导体衬底200的厚度为30nm～100nm。

对阻挡层230下方的部分半导体衬底200进行刻蚀而形成的开口部分为第四沟槽(未图示)。

刻蚀去除第一沟槽220底部的阻挡层230后，还对阻挡层230下方的部分半导体衬底200进行了刻蚀，进一步增加了浅沟槽隔离结构的纵向深度，提高了浅沟槽隔离结构的隔离性能。

刻蚀去除阻挡层230下方的部分半导体衬底200以形成第四沟槽的过程中，由于第四沟槽位于半导体衬底200中较深的位置，刻蚀产生的副产物较难排除，同时刻蚀气体较难进入第四沟槽，使得刻蚀速率会减小，进而使得形成的第四沟槽的底部开口减小。所述第四沟槽的剖面形状为倒梯形。

需要说明的是，由于所述第四沟槽的形状为倒梯形，后续对第二沟槽240底部的半导体衬底200采用第二离子注入进行非晶化处理的过程中，第二离子注入的离子束在所述第四沟槽侧壁的半导体衬底200上容易反射，而第一沟槽220侧壁的阻挡层230可以阻止反射的离子进入第一沟槽220侧壁的半导体衬底200中，避免在半导体衬底200中形成异质结，降低漏电。

结合参考图15和图16，对第二沟槽240底部的半导体衬底200进行非晶化处理250，形成非晶化区251。

非晶化处理250的过程为：沿着第一沟槽220和第二沟槽240对半导体衬底200进行第二离子注入，形成非晶化区251。

所述第二离子注入采用的离子为Si、Ge或Sn。

若第二离子注入的离子能量过高，会对有源区中半导体衬底200表面造成损伤，若第二离子注入的能量过低，非晶化区251深度会受到限制，在一个实施例中，第二离子注入的离子能量为50KeV～300KeV。

本实施例中，第二离子注入的工艺参数为：离子能量为50KeV～300KeV，离子剂量为5E14atom/cm²～5E15atom/cm²，离子注入角度为0度～5度。

所述非晶化区251的厚度为0.1um～0.5um。

对第二沟槽240底部的半导体衬底200进行非晶化处理后形成非晶化区251，非晶化区251的刻蚀速率大于未进行非晶化处理的半导体衬底200，后续对非晶化区251进行刻蚀后能够形成第三凹槽，最终形成的浅沟槽隔离结构具有高的深宽比，使得浅沟槽隔离结构的隔离性能增强。

需要说明的是，至少刻蚀去除第一沟槽220底部的阻挡层230后，第二沟槽240底部的半导体衬底200底部并不平坦，采用第二离子注入对第二沟槽240底部的半导体衬底200进行非晶化处理250的过程中，第二离子注入 的离子束在第二沟槽240底部的半导体衬底200上会进行反射，第一沟槽220侧部的阻挡层230可以阻止反射的离子进入第一沟槽220侧壁的半导体衬底200中形成异质结，避免MOS晶体管漏电。

需要说明的是，若没有形成第一沟槽220，直接在半导体衬底200表面进行非晶化处理，此时需要较高能量的离子以注入到半导体衬底200更深的位置，而过高的离子注入能量会对有源区中半导体衬底200表面的造成损伤，且过高的离子注入能量在工艺上难以实现，从而不能形成较厚的非晶区，最终形成的浅沟槽隔离结构的深度受到限制。本实施例中，在半导体衬底200中先形成第一沟槽220，然后在第一沟槽220侧部半导体衬底200中形成阻挡层230，至少刻蚀去除第一沟槽220底部的阻挡层230后，形成第二沟槽240，由于先形成了第一沟槽220，可以避免直接在半导体衬底200上进行非晶化处理而对形成的非晶化区深度的限制，使得形成的浅沟槽隔离结构的深度增加。

参考图17和图18，刻蚀去除非晶化区251(参考图15和图16)，形成第三沟槽260。

第三沟槽为260刻蚀去除非晶化区251后形成的开口部分，图17和图18中，用虚线表示第一沟槽220和第二沟槽240的边界，第二沟槽240和第三沟槽260的边界。

采用等离子体刻蚀去除非晶化区251，具体的刻蚀非晶化区251的工艺参数为：采用的气体包括CF₄、CHF₃和Ar，CF₄的流量为20sccm～50sccm，CHF₃的流量为50sccm～100sccm，Ar的流量为50sccm～70sccm，源射频功率为200瓦～1000瓦，偏置射频功率为200瓦～300瓦，刻蚀腔室压强为2毫托～50毫托。

第三沟槽260的深度为0.1um～0.5um。

相比未非晶化的半导体衬底200的刻蚀速率，非晶化区251的刻蚀速率较大，对非晶化区251刻蚀能够增加纵向刻蚀的深度以形成更深的第三凹槽260，使得形成的浅沟槽隔离结构具有高的深宽比，浅沟槽隔离结构的隔离性能增强。

参考图19、图20和图21，在第一沟槽220(参考图17和图18)、第二沟槽240(参考图17和图18)和第三沟槽260(参考图17和图18)中形成 隔离层270。

所述隔离层270的材料为氧化硅或高K介质材料。

参考图19，在第一沟槽220(参考图17和图18)、第二沟槽240(参考图17和图18)、和第三沟槽260(参考图17和图18)、中填充隔离材料层280并覆盖刻蚀阻挡层212。形成隔离材料层280的工艺为沉积工艺，例如原子层沉积工艺、等离子体增强化学气相沉积或低压力化学气相沉积法。本实施例中，采用等离子体化学气相沉积工艺形成隔离材料层280。

参考图20，平坦化隔离材料层280至暴露出刻蚀阻挡层212。

平坦化隔离材料层280的方法为化学机械研磨工艺(CMP)。

刻蚀阻挡层212作为平坦化隔离材料层280过程中的停止层，避免化学机械研磨工艺对氧化层211及半导体衬底200造成损伤。

参考图21，采用湿法刻蚀工艺去除掩膜层210(参考图20)，形成隔离层270。

所述浅沟槽隔离结构的纵向深度为0.2um～0.7um。

本发明另一实施例还提供了一种浅沟槽隔离结构，所述浅沟槽隔离结构由上述方法形成，包括：半导体衬底；位于半导体衬底内的第一沟槽；位于第一沟槽侧部的半导体衬底内的阻挡层；位于第一沟槽底部的第二沟槽；位于第二沟槽底部的第三沟槽；第一沟槽、第二沟槽和第三沟槽中的隔离层。

参考图17和图18，所述浅沟槽隔离结构包括：半导体衬底200；位于半导体衬底200内的第一沟槽220；位于第一沟槽220侧部的半导体衬底200内的阻挡层230；位于第一沟槽220底部的第二沟槽240；位于第二沟槽240底部的第三沟槽260。

参考图21，所述浅沟槽隔离结构还包括第一沟槽220(参考图17和图18)、第二沟槽240(参考图17和图18)和第三沟槽260(参考图17和图18)中的隔离层270。

所述浅沟槽隔离结构的纵向深度为0.2um～0.7um。

本发明提供的浅沟槽隔离结构，具有位于第一沟槽侧壁的阻挡层，阻挡 层能够阻挡有源区中掺杂的离子进入浅沟槽隔离结构中，避免有源区中的离子浓度降低；所述阻挡层使得后续在栅电极层施加电压后，栅介质层较薄的区域对应的沟道区域不会反型或者反型程度减小，减小了hump效应；所述阻挡层还可以防止第一沟槽侧壁的半导体衬底中形成异质结，避免晶体管漏电；所述浅沟槽隔离结构中具有第一沟槽、第二沟槽和第三沟槽，增加了浅沟槽隔离结构的深度，提高了浅沟槽隔离结构的隔离性能。

本发明具有以下优点：

本发明提供的浅沟槽隔离结构的形成方法，在第一沟槽侧壁形成了阻挡层，阻挡层能够阻挡有源区中掺杂的离子进入浅沟槽隔离结构中，避免有源区中的离子浓度降低；用湿法刻蚀去除半导体衬底表面的掩膜层后会在浅沟槽隔离结构两侧形成凹陷，虽然后续在该凹陷处沉积的栅介质层厚度较薄，但是由于第一沟槽侧壁形成有阻挡层，在栅电极层上施加电压后，栅介质层较薄的区域对应的沟道区域不会反型或者反型程度减小，减小了hump效应；对第二沟槽底部的半导体衬底采用第二离子注入进行非晶化的过程中，所述阻挡层还可以防止第二离子注入的离子进入第一沟槽侧壁的半导体衬底中形成异质结，避免晶体管漏电；阻挡层可以在对所述非晶化区刻蚀过程中保护第一沟槽侧壁的半导体衬底不被刻蚀，增加了形成的浅沟槽隔离结构的高宽比。

另一方面，对第二沟槽底部的半导体衬底进行非晶化处理后形成非晶化区，非晶化区的刻蚀速率大于未进行非晶化处理的半导体衬底，对非晶化区进行刻蚀可以增加对半导体衬底纵向刻蚀的深度，形成的浅沟槽隔离结构具有高的深宽比，浅沟槽隔离结构的隔离性能增强。

进一步的，刻蚀去除第一沟槽底部的阻挡层后，还对阻挡层下方的部分半导体衬底进行了刻蚀，进一步增加了浅沟槽隔离结构的纵向深度，提高了浅沟槽隔离结构的隔离性能。

本发明提供的浅沟槽隔离结构，具有位于第一沟槽侧壁的阻挡层，阻挡层能够阻挡有源区中掺杂的离子进入浅沟槽隔离结构中，避免有源区中的离子浓度降低；所述阻挡层使得后续在栅电极层施加电压后，栅介质层较薄的 区域对应的沟道区域不会反型或者反型程度减小，减小了hump效应；所述阻挡层还可以防止第一沟槽侧壁的半导体衬底中形成异质结，避免晶体管漏电；所述浅沟槽隔离结构中具有第一沟槽、第二沟槽和第三沟槽，增加了浅沟槽隔离结构的深度，提高了浅沟槽隔离结构的隔离性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。