一种1um工艺的反熔丝FPGA芯片ESD电路版图设计与优化的制作方法

技术总结
本发明属于集成电路领域，随着CMOS IC集成度的不断提高，MOS器件承受高电压和大电流的能力不断下降，从而对其静电放电ESD保护电路设计提出了更高的要求。这里给出了一款结合1umCMOS工艺的芯片的全芯片ESD防护网络，我们主要对其中的ESD保护电路的版图设计与优化开展工作。

技术研发人员：吴天健
受保护的技术使用者：吴天健
文档号码：201510505486
技术研发日：2015.08.18
技术公布日：2017.03.01