半导体结构的形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体基底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，以改善半导体结构构成的半导体器件的可靠性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供基底，所述基底包括相邻的NMOS区域和PMOS区域；

向所述NMOS区域的基底内注入第一防穿通离子，在所述NMOS区域的基底内形成第一注入层；

刻蚀所述基底形成多个鳍部，包括位于NMOS区域的第一鳍部，所述第一 鳍部之间的基底表面低于所述第一注入层，位于所述第一鳍部中剩余的第一注入层构成第一防穿通层；

在所述第一鳍部之间形成隔离结构，所述隔离结构的表面高于所述第一防穿通层的顶部；

进行退火工艺，以激活所述第一防穿通层。

可选的，向所述NMOS区域的基底内注入第一防穿通离子的步骤包括：所述第一防穿通离子为P型离子，包括氟离子或二氟化硼。

可选的，进行退火工艺的步骤之后，所述第一防穿通层中第一防穿通离子的掺杂浓度在1.0E18atom/cm3到5.0E19atom/cm3范围内。

可选的，刻蚀所述基底形成多个鳍部的步骤包括：多个所述鳍部还包括位于PMOS区域的第二鳍部；在所述第一鳍部之间形成隔离结构的步骤还包括：在所述第二鳍部之间形成隔离结构。

可选的，提供基底的步骤之后，刻蚀所述基底的步骤之前，所述形成方法还包括：向所述PMOS区域的基底内注入第二防穿通离子，在所述PMOS区域的基底内形成的第二注入层；刻蚀所述基底形成多个鳍部的步骤包括：所述第二鳍部之间的基底表面低于所述第二注入层，位于所述第二鳍部中剩余的第二注入层构成第二防穿通层；在所述第二鳍部之间形成隔离结构的步骤包括：所述隔离结构的表面高于所述第二防穿通层顶部；进行退火工艺的步骤包括：所述退火工艺还用于激活所述第二防穿通层。

可选的，在所述第二鳍部之间形成隔离结构的步骤之后，进行退火工艺的步骤之前，所述形成方法还包括：向所述PMOS区域的隔离结构内注入第二防穿通离子，并使所述第二防穿通离子扩散进入所述第二鳍部，形成位于第二鳍部内的第二防穿通层；进行退火工艺的步骤包括：所述退火工艺还用于激活所述第二防穿通层。

可选的，向所述PMOS区域的隔离结构内注入第二防穿通离子的步骤包括：采用侧向扩散注入工艺向所述PMOS区域的隔离结构内注入第二防穿通离子。

可选的，进行退火工艺的步骤之后，所述第二防穿通层中第二防穿通离子的掺杂浓度在1.0E18atom/cm3到5.0E19atom/cm3范围内。

可选的，所述第二防穿通离子为N型离子，包括砷离子。

可选的，形成隔离结构的步骤之后，进行退火工艺的步骤之前，所述形成方法还包括：向所述NMOS区域的隔离结构内注入防扩散离子，并使所述防扩散离子进入所述第一防穿通层，以防止所述第一防穿通离子扩散。

可选的，向所述NMOS区域的隔离结构内注入防扩散离子的步骤包括：所述防扩散离子包括碳离子和氮离子。

可选的，向所述NMOS区域的隔离结构内注入防扩散离子的步骤包括：采用复合离子注入工艺向所述NMOS区域的隔离结构内注入防扩散离子。

可选的，向所述NMOS区域的隔离结构内注入防扩散离子的步骤还包括：采用侧向扩散注入工艺向所述NMOS区域的隔离结构内注入防扩散离子。

可选的，进行退火工艺的步骤之后，所述第一防穿通层内所述防扩散离子的掺杂浓度在1.0E19atom/cm3到5.0E20atom/cm3范围内。

可选的，形成隔离结构的步骤包括：形成隔离材料层，所述隔离材料层顶部不低于所述鳍部顶部表面；回刻所述隔离材料层，使所述隔离结构的顶部表面低于所述鳍部的顶部表面，以形成所述隔离结构。

可选的，形成隔离材料层的步骤包括：采用流体化学气相沉积工艺形成所述隔离材料层，包括：形成前驱层，所述前驱层的表面不低于所述鳍部顶部表面；通过退火工艺使所述前驱层固化，以形成所述隔离材料层。

可选的，通过退火工艺使所述前驱层固化的步骤包括：所述退火工艺为低温退火工艺。

可选的，所述低温退火工艺包括：所述退火温度在500℃到600℃范围内，退火时间在20分钟到40分钟范围内。

可选的，进行退火工艺的步骤之后，所述形成方法还包括：在所述第一鳍部内形成第一阈值电压调节层；所述第一阈值电压调节层位于所述第一防穿通层正上方。

可选的，进行退火工艺的步骤之后，所述形成方法还包括：在所述第二鳍部内形成第二阈值电压调节层；所述第二阈值电压调节层位于所述第二防穿通层正上方。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在所述NMOS区域的基底内直接注入第一防穿通离子以形成第一注入层，之后通过刻蚀基底形成多个鳍部，且位于NMOS区域的第一鳍部之间的基底表面低于所述第一注入层，位于所述第一鳍部中剩余的第一注入层构成第一防穿通层，从而使第一防穿通离子主要分布在分离的第一鳍部内，从而减少了第一防穿通离子的扩散，减少由于扩散而导致的第一防穿通离子的注入剂量损失，降低了第一防穿通离子扩散进入PMOS区域的可能，从而提高所形成的半导体结构的性能，提高制造半导体结构的良品率。

本发明的可选方案中，还通过向NMOS区域的隔离结构内注入防扩散离子，并使所述防扩散离子进入第一防穿通层，所述防扩散离子与第一防穿通层内的第一防穿通离子结合，以形成自由能较低的团簇，从而抑制第一防穿通离子的扩散，进而减少第一防穿通离子的注入剂量损失，降低第一防穿通离子扩散进入PMOS区域的可能，而提高所形成半导体结构的性能，提高制造半导体结构的良品率。

本发明的可选方案中，还可以在形成鳍部的步骤之前向所述基底内注入第二防穿通离子以形成第二注入层，之后通过刻蚀基底形成多个鳍部，且位于PMOS区域的第二鳍部之间的基底表面低于所述第二注入层，从而形成位于分立的第二鳍部内的第二防穿通层，从而减少了从第二鳍部向外扩散的第二防穿通离子，减少了所述第二防穿通离子的注入剂量损失，降低了形成所述半导体结构的成本，提高了制造良品率。

附图说明

图1至图4是现有技术中一种半导体结构形成方法各个步骤的结构示意图；

图5至图12是本发明所提供的半导体结构形成方法一实施例各个步骤的结构示意图；

图13至图15是本发明所提供的半导体结构形成方法另一实施例各个步骤的结构示意图。

具体实施方式

由背景技术可知，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。

现结合现有技术半导体结构的形成过程分析其稳定性问题的原因：

经过研究发现，随着用于形成鳍式场效应晶体管的鳍部尺寸不断缩小，形成于鳍部内的源区和漏区底部容易发生底部穿通(punch through)现象，即所述源区和漏区的底部之间发生穿通，在所述源区和漏区的底部产生漏电流。为了克服所述底部穿通现象，一种方法是在鳍部内进行防穿通注入，在所述源区和漏区底部之间的区域内注入反型离子，以隔离源区和漏区底部。

参考图1至图4，示出了现有技术中一种半导体结构形成方法各个步骤的结构示意图。

参考图1，提供基底10，所述基底10包括相邻的第一区域10a和第二区域10b。所述基底表面形成有鳍部11，所述基底10和鳍部11表面形成有隔离材料膜12。

参考图2，回刻所述隔离材料膜12，使所述隔离材料膜12表面低于所述鳍部11的顶部表面，以形成隔离结构13。

参考图3，分别对所述第一区域10a的隔离结构13a和所述第二区域的隔离结构13b进行侧向离子注入。

当第一区域10a用于形成NMOS晶体管、第二区域10b用于形成PMOS晶体管时，向第一区域10a中注入的离子为P型离子，向第二区域10b中注入的离子为N型离子，其中N型离子包括硼离子。

参考图4，进行退火工艺，使对所述第一区域10a的隔离结构13a和所述第二区域的隔离结构13b内的掺杂离子分别扩散进入第一区域10a的鳍部11a和第二区域10b的鳍部11b。分别在第一区域10a和第二区域10b内形成防穿通层。

实际工艺中，由于硼离子容易发生扩散，因此在对第一区域10a进行离子注入的剂量较大。但是大剂量的离子注入后，经退火工艺，在第一区域10a内形成防穿通层的离子不但会扩散至第一区域10a内的鳍部11a内，还会扩散至第二区域10b内的鳍部11b内(如图4所示)。从而影响第二区域10b所形成半导体结构的性能，影响所形成晶体管的性能。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

提供基底，所述基底包括相邻的NMOS区域和PMOS区域；向所述NMOS区域的基底内注入第一防穿通离子，在所述NMOS区域的基底内形成第一注入层；刻蚀所述基底形成多个鳍部，包括位于NMOS区域的第一鳍部，所述第一鳍部之间的基底表面低于所述第一注入层，位于所述第一鳍部中剩余的第一注入层构成第一防穿通层；在所述第一鳍部之间形成隔离结构，所述隔离结构的表面高于所述第一防穿通层的顶部；进行退火工艺，以激活所述第一防穿通层。

本发明在所述NMOS区域的基底内直接注入第一防穿通离子以形成第一注入层，之后通过刻蚀基底形成多个鳍部，且位于NMOS区域的第一鳍部之间的基底表面低于所述第一注入层，位于所述第一鳍部中剩余的第一注入层构成第一防穿通层，从而使第一防穿通离子主要分布在分离的第一鳍部内，从而减少了第一防穿通离子的扩散，减少由于扩散而导致的第一防穿通离子的注入剂量损失，降低了第一防穿通离子扩散进入PMOS区域的可能，从而提高所形成的半导体结构的性能，提高制造半导体结构的良品率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图5至图12，示出了本发明所提供的半导体结构形成方法一实施例各个步骤的结构示意图。

参考图5，提供基底100，所述基底100包括相邻的NMOS区域100n和PMOS区域100p。

所述NMOS区域100n后续用于形成NMOS晶体管，所述PMOS区域100p用于形成PMOS晶体管。

所述基底100用于后续工艺提供平台，以及刻蚀形成鳍部。所述基底100的材料可以选自单晶硅、多晶硅或者非晶硅；所述基底100也可以选自硅、锗、砷化镓或硅锗化合物；所述基底100还可以是其他半导体材料，本发明对此不做任何限制。本实施例中所述基底100材料为硅。

在本发明的其他实施例中，所述基底还可以选自具有外延层或外延层上硅结构。具体的，所述基底包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所形成鳍部的高度。

需要说明的是，本实施例中，所述基底100表面还形成有氧化层(图中中未示出)，以保护所述基底100。

继续参考图5，向所述NMOS区域的基底100n内注入第一防穿通离子，在所述NMOS区域的基底100n内形成第一注入层110a。

所述第一注入层110a后续用于形成第一防穿通层。本实施例中，所述NMOS区域后续用于形成NMOS晶体管，因此所述第一防穿通离子为P型离子。具体的，所述第一防穿通离子包括硼离子或二氟化硼。

具体的，由所述第一注入层110a形成的第一防穿通层需位于后续形成的源区或者漏区的下方，因此，向所述NMOS区域的基底100n内注入第一防穿通离子的工艺参数为：注入离子包括硼离子，注入能量在5KeV到12KeV范围内，注入剂量为1.0E13atom/cm²到1.5E14atom/cm²，注入角度在7°到10°范围内，所述注入角度为注入方向与所述基底100表面法线之间的夹角。

结合参考图6，刻蚀所述基底100，形成多个鳍部包括位于NMOS区域的第一鳍部，所述第一鳍部之间的基底100表面低于所述第一注入层110a，位于所述第一鳍部101n中剩余的第一注入层110a构成第一防穿通层110n。

本实施例中，所述多个鳍部还包括：位于PMOS区域的第二鳍部101p。

具体的，在所述基底100内形成多个鳍的步骤包括：在所述基底100表面形成图形化的掩膜层102，所述掩膜层102用于定义多个所述鳍部的位置和尺寸；以所述掩膜层102为掩膜，刻蚀所述基底100，去除部分厚度的基底100形成所述多个鳍部，包括：位于NMOS区域的第一鳍部101n以及位于PMOS区域的第二鳍部101p。

需要说明的是，本实施例中，刻蚀后在所述第一鳍部101n和所述第二鳍部101p的顶部表面均覆盖有掩膜层102，所述掩膜层102在形成所述第一鳍部101n和所述第二鳍部101p的过程中充当刻蚀掩膜，而且所述掩膜层102还能够在后续工艺过程中起到保护所述第一鳍部101n和所述第二鳍部101p顶部表面的作用。在本发明其他实施例中，所述第一鳍部和所述第二鳍部的顶部也能够不具有掩膜层，本发明对是否覆盖所述掩膜层不做限制。

本实施例中，相邻第一鳍部101n和第二鳍部101p之间的距离在50纳米到80纳米范围内。

形成图形化的掩膜层102的步骤包括：在所述基底100表面形成掩膜材料层；在所述掩膜材料层表面形成图形化层；以所述图形化层为掩膜刻蚀所述掩膜材料层直至露出所述基底100表面为止，形成图形化的所述掩膜层102。

本实施例中，所述图形化层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。在本发明的其他实施例中，为了缩小所述第一鳍部101n、所述第二鳍部101p的尺寸，以及第一鳍部101n和第二鳍部101p之间的距离，所述图形化层还可以采用多重图形化掩膜工艺形成。具体的，所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

进一步，如图6所示，所述第一鳍部101n之间基底100的表面低于所述第一注入层110a的底部，位于所述第一鳍部101n中剩余的第一注入层110a构成第一防穿通层110n。

所述第一防穿通层110n能够与后续在所述NMOS区域100n内形成的源 区和漏区构成PN结，在所述源区和漏区之间形成反向隔离，以提高所述源区和漏区之间的穿通电压，从而防止所述源区和漏区底部发生穿通。

本实施例中，由于所述第一防穿通层110n分布于分立的第一鳍部101n内，而且NMOS区域100n和PMOS区域100p之间形成有沟槽实现隔离，减少了由所述第一鳍部101n向外扩散的所述第一防穿通离子，减少了第一防穿通离子的注入剂量损失，降低了第一防穿通离子扩散进入PMOS区域的可能。

参考图7和图8，在所述第一鳍部101n之间形成隔离结构103r，所述隔离结构103r的表面高于所述第一防穿通层110n的顶部。

本实施例中，在所述第一鳍部101n之间形成隔离结构103r的步骤还包括：在所述第二鳍部101p之间形成隔离结构103r。

需要说明的是，在形成第一鳍部101a和第二鳍部101b的过程中，被刻蚀的基底100表面存在损伤或微小的凹凸不平的现象，为对所述基底100表面的损伤或凹凸不平进行修复，以改善所形成的半导体结构的性能，本实施例中，在形成第一鳍部101a和第二鳍部101b的步骤之后，所述形成方法还包括：在所述基底100、第一鳍部101a和第二鳍部101b表面形成修复氧化层(Liner oxide)(图中未示出)。所述修复氧化层还可以圆滑所述基底100、第一鳍部101a以及第二鳍部102a表面的尖角，并充当所述隔离结构103r与所述基底100、第一鳍部101a以及第二鳍部102a之间的缓冲层，以减小晶格失配。具体的，可以通过化学气相沉积或热氧化的方式形成所述修复氧化层。

但是在本发明的其他实施例中，也可以不形成所述修复氧化层，而直接对形成第一鳍部101n和第二鳍部101p后的基底进行退火处理，本发明对此不做限制。

具体的，形成所述隔离结构103r的步骤包括：

参考图7，首先形成隔离材料层103，所述隔离材料层103顶部不低于所述鳍部顶部表面。

所述隔离材料层103用于形成隔离结构。本实施例中，所述隔离材料层103填充于所述第一鳍部101n和第二鳍部101p之间，且覆盖所述第一鳍部101n和所述第二鳍部101p的顶部表面。

所述隔离结构的材料可以为氧化物，因此，所述隔离材料层103的材料也为氧化物。本实施例中，由于相邻第一鳍部101n和第二鳍部101p之间的距离在50纳米到80纳米范围内，因此相邻第一鳍部101n和第二鳍部101p之间的宽深比较大，为了使所形成的隔离材料层103能够充分填充相邻第一鳍部101n和第二鳍部101p之间，本实施例中采用流体化学气相沉积工艺(Flowable Chemical Vapor Deposition,FCVD)形成所述隔离材料层103。

具体的，采用流体化学气相沉积工艺形成所述隔离材料层103的步骤包括：形成前驱层，所述前驱层表面不低于所述鳍部顶部表面。所述前驱层为流体状态。本实施例中，所述前驱层的表面高于所述第一鳍部101n和所述第二鳍部101p的顶部表面。

本实施例中，所述前驱层的材料为含硅的可流动材料，所述可流动材料能够为含Si-H键、Si-N键以及Si-O键中一种或多种聚合物的聚合体。所述前驱层的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。

由于所述前驱层为流体状态，因此所述前驱层能够充分填充所述第一鳍部101n和第二鳍部101p之间，使后续形成的隔离结构能够填充所述第一鳍部101n和第二鳍部101p之间。之后，再通过退火工艺使所述前驱层固化，以形成所述隔离材料层103。本实施例中，所述隔离材料层103还覆盖所述第一鳍部101n和所述第二鳍部101p的顶部表面。

在所述退火工艺中，退火的温度过高，容易驱使剩余的所述第一注入层110a内掺杂的第一防穿通离子向隔离材料层103中扩散，而导致注入剂量流失。因此通过退火工艺使所述前驱层固化的步骤包括：所述退火工艺为低温退火工艺。具体的，所述低温退火工艺包括：所述退火温度在500℃到600℃范围内，退火时间在20分钟到40分钟范围内。

需要说明的是，在形成所述隔离材料层103的步骤之后，所述形成方法还包括：对所述隔离材料层103进行平坦化处理，以提供平整的后续工艺平台。具体的，可以通过化学机械研磨的方式对所述隔离材料层103进行平坦化。

结合参考图8，回刻所述隔离材料层103，使所述隔离材料层103的顶部 表面低于所述鳍部的顶部表面，以形成所述隔离结构103r。

所述隔离结构103r位于第一鳍部101n和第二鳍部101p之间，且位于第一鳍部101n之间的隔离结构103r的表面高于所述第一防穿通层110n的顶部。

所述隔离结构103r用于实现半导体结构之间的电隔离。具体的，通过回刻工艺使所述隔离结构103r的顶部低于所述第一鳍部101n和所述第二鳍部101p顶部表面，以露出所述第一鳍部101n和所述第二鳍部101p的侧面，使后续形成的栅极结构能够覆盖所述第一鳍部101n和第二鳍部101p的侧壁表面。

本实施例中，采用各向同性干法刻蚀方式回刻所述隔离材料层103，以减少所述第一鳍部101n和所述第二鳍部101p侧壁的损伤。具体的，所述各项同性干法刻蚀工艺的刻蚀气体包括NH₃和NF₃。其中，NH₃和NF₃用于刻蚀氧化硅材料，同时不会损伤硅材料，因此能够在刻蚀隔离材料层103的同时，减少对第一鳍部101n和第二鳍部101p侧壁的损伤。而且NH₃和NF₃对氧化硅和氮化硅的刻蚀选择性较高，能够在刻蚀隔离材料层103的同时，尽量减少对掩膜层102的损伤，从而保证了所述掩膜层102对所述第一鳍部101n和第二鳍部101p顶部的保护能力。

在另一实施例中，也可以采用湿法刻蚀工艺回刻所述隔离材料层103。采用湿法刻蚀工艺也能够减少对第一鳍部101n和第二鳍部101p表面的损伤。

参考图9至图11，进行退火工艺，以激活所述第一防穿通层。

本实施例中，参考图9，在所述第二鳍部101p之间形成隔离结构103r的步骤之后，进行退火工艺的步骤之前，所述形成方法还包括：向所述PMOS区域的隔离结构103r内注入第二防穿通离子，并使所述第二防穿通离子扩散进入所述第二鳍部101p，形成位于第二鳍部101p内的第二防穿通层110p。

具体的，向所述第二区域100p的隔离结构103r内注入第二防穿通离子，使所述第二防穿通离子扩散进入所述第二鳍部101p，形成位于所述第二鳍部101p内的第二防穿通层110p。

类似的，所述第二防穿通层110p能够与后续在所述第二鳍部101p内形成的源区和漏区构成PN结，从而防止所述源区和漏区底部发生穿通。本实施 例中，所述第二鳍部101p后续用于形成PMOS晶体管，因此所述第二防穿通离子为N型离子。具体的，所述第二防穿通离子包括砷离子。

本实施例中，采用侧向扩散注入工艺(Lateral straggle IMP)向所述PMOS区域的隔离结构内注入第二防穿通离子，以使所述第二防穿通离子扩散进入所述第二鳍部101p，在所述第二鳍部101p内形成第二防穿通层110p。

具体的，所述第二防穿通层110p需位于后续在所述第二鳍部101p内形成的源区和漏区的下方，因此侧向扩散注入工艺向所述PMOS区域的隔离结构内注入第二防穿通离子的工艺参数为：工艺气体包括砷离子，注入能量在70KeV到110KeV，注入剂量在5.0E12atom/cm²到7.0E13atom/cm²范围内，注入角度在7°到10°范围内，所述注入角度为注入方向与所述基底100表面法线之间的夹角。

参考图10，为了进一步抑制所述第一防穿通离子的扩散，本实施例中，形成隔离结构103r的步骤之后，进行退火工艺的步骤之前，所述形成方法还包括：向所述NMOS区域100n的隔离结构103r内注入防扩散离子，并使所述防扩散离子进入所述第一防穿通层110n，以防止所述第一防穿通离子扩散。

所述防扩散离子能够与所述第一防穿通层110n内的第一防穿通离子结合，以形成自由能更低的团簇，从而能够进一步减少第一防穿通离子的扩散，进而减少第一防穿通离子的注入剂量损失，降低第一防穿通离子扩散进入PMOS区域100p的可能，从而提高了所形成半导体结构的性能，提高制造半导体结构的良品率。

具体的，所述防扩散离子包括碳离子和氮离子，可以通过复合注入工艺向所述NMOS区域100n的隔离结构103r内注入所述防扩散离子。

此外，为了使所述防扩散离子能够进入所述第一防穿通层110n，能够与第一防穿通离子结合，向所述NMOS区域100n的隔离结构103r内注入防扩散离子的步骤还包括：采用侧向扩散注入工艺向所述NMOS区域100n的隔离结构103r内注入防扩散离子。

具体的，所述侧向扩散注入工艺向所述NMOS区域100n的隔离结构103r内注入防扩散离子的工艺参数为：工艺气体包括碳离子和氮离子，注入能量 在8KeV到20KeV范围内，注入剂量在1.5E15atom/cm²到4.5E15atom/cm²范围内，注入角度为0°，所述注入角度为注入方向与所述基底100表面法线之间的夹角。

参考图11，进行退火工艺，以激活所述第一防穿通层110n。

经过所述退火工艺后，所述第一防穿通层110n内的第一防穿通离子弛豫至晶格位，从而实现激活，使所述第一防穿通层110n能够与后续形成于第一鳍部101n内的源区和漏区构成PN结，从而实现防穿通功能。

本实施例中，所述退火工艺还能够使所述第二防穿通层110p内的第二防穿通离子弛豫至晶格位，以实现激活，使所述第二防穿通层110p能够与后续形成于第二鳍部101p内的源区和漏区构成PN结，实现防穿通功能。

具体的，所述退火工艺可以是炉管退火、快速退火或尖峰退火。本实施例中，所述退火工艺的退火温度在900℃到1000℃范围内，退火时间在10秒到20秒范围内。

在退火工艺的步骤之后，所述第一防穿通层中第一防穿通离子的掺杂浓度为1.0E18atom/cm³到5.0E19atom/cm³范围内；所述第二防穿通层中第二防穿通离子的掺杂浓度为1.0E18atom/cm³到5.0E19atom/cm³范围内。

需要说明的是，退火工艺还可以使所述防扩散离子弛豫，从而使所述防扩散离子在所述第一鳍部内分布更均匀，更有利于所述防扩散离子与所述第一防穿通离子结合以抑制所述第一防穿通离子。所以进行退火工艺的步骤之后，所述第一防穿通层内所述防扩散离子的掺杂浓度为1.0E19atom/cm³到5.0E20atom/cm³范围内。

参考图12，在退火工艺的步骤之后，所述形成方法还可以包括：在所述第一鳍部101n内形成第一阈值电压调节层105n。本实施例中，所述形成方法还包括：在所述第二鳍部101p内形成第二阈值电压调节层105p。

本实施例中，位于所述NMOS区域的第一鳍部101n用于形成NMOS晶体管，位于所述PMOS区域的第二鳍部101p用于形成PMOS晶体管，因此通过向所述第一鳍部101n内注入N型离子，向所述第二鳍部101p注入P型离子，从而分别在所述第一鳍部101n和第二鳍部101p内形成第一阈值电压 调节层105n和第二阈值电压调节层105p。

所述阈值电压调节层用于调整所形成鳍式场效应晶体管的阈值电压，其掺杂类型与防穿通层的掺杂类型相反，与所形成的鳍式场效应晶体管的类型和具体性能相关。

具体的，所述第一阈值电压调节层105n位于所述第一防穿通层110n正上方，从而使后续在所述第一阈值电压调节层105n内形成的所述NMOS晶体管的源区和漏区能够与所述第一防穿通层110n构成PN结，以避免所述源漏穿通现象的出现；所述第二阈值电压调节层105p位于所述第二防穿通层110p的正上方，从而使后续在所述第二阈值电压调节层105p内形成的所述PMOS晶体管的源区和漏区能够与所述第二防穿通层110p构成PN结，以避免所述源区和所述漏区发生穿通。

需要说明的是，本实施例中，所述第一鳍部101n和所述第二鳍部101p顶部表面覆盖有掩膜层102，因此在进行退火工艺的步骤之后，在进行阈值电压调节注入的步骤之前，所述形成方法还包括去除所述掩膜层102。具体的，可以通过湿法刻蚀或者灰化工艺去除所述掩膜层102，以露出所述第一鳍部101a和所述第二鳍部101b顶部的表面。

参考图13至图15，示出了本发明所提供的半导体结构形成方法另一实施例各个步骤的结构示意图。

本实施例与前述实施例的相同之处不再赘述，本实施例与前述实施例不同之处在于，本实施例中，在提供基底的步骤之后，刻蚀所述基底的步骤之前，所述形成方法还包括：向所述PMOS区域的基底内注入第二防穿通离子，在所述PMOS区域的基底内形成的第二注入层。

具体的，参考图13，提供基底200，所述基底200包括相邻的NMOS区域200n和PMOS区域200p。

所述NMOS区域200n后续用于形成NMOS晶体管，所述PMOS区域200p后续用于形成PMOS晶体管。

之后，向NMOS区域的基底200n内注入第一防穿通离子，在所述NMOS区域的基底200内形成第一注入层210a。

本实施例中，所述形成方法还包括：向所述PMOS区域的基底200p内注入第二防穿通离子，在所述PMOS区域的基底200p内形成第二注入层210b。

所述第一注入层210a用于形成第一防穿通层，所述第二注入层210b用于形成第二防穿通层。本实施例中，所述NMOS区域后续用于形成NMOS晶体管，所述PMOS区域后续用于形成PMOS晶体管。因此所述第一防穿通离子为P型离子，具体的，所述第一防穿通离子包括硼离子或二氟化硼；所述第二防穿通离子为N型离子，具体的，所述第二防穿通离子包括砷离子。

结合参考图14，刻蚀所述基底200形成多个鳍部，包括位于NMOS区域200n的第一鳍部201n，所述第一鳍部201n之间的基底200表面低于所述第一注入层210a，位于所述第一鳍部201n中剩余的第一注入层210a构成第一防穿通层210n。

多个所述鳍部还包括位于PMOS区域200p的第二鳍部201p。且所述第二鳍部201p之间的基底200表面低于所述第二注入层210b，位于所述第二鳍部201p中剩余的第二注入层210b构成第二防穿通层210p。

所述第二防穿通层210p分布于分离的第二鳍部201p内，因此减少了从第二鳍部201p内向外扩散的第二防穿通离子，减少了第二防穿通离子的注入剂量损失，降低了形成所述半导体结构的成本，提高了制造良品率。

参考图15，在形成所述第一鳍部201n和第二鳍部201p的步骤之后，形成位于第一鳍部201n和第二鳍部201p之间的隔离结构203r。本实施例中，所述隔离结构203r的表面高于所述第二防穿通层210p顶部。

之后并通过退火工艺激活所述第一防穿通层210n和所述第二防穿通层201p。接着，再在所述第一鳍部201n内形成第一阈值电压调节层205n，在所述第二鳍部201p内形成第二阈值电压调节层205p。

具体实施方式与前述实施例相同，本发明在此不再赘述。

综上，本发明在所述NMOS区域的基底内直接注入第一防穿通离子以形成第一注入层，之后通过刻蚀基底形成多个鳍部，且位于NMOS区域的第一鳍部之间的基底表面低于所述第一注入层，位于所述第一鳍部中剩余的第一注入层构成第一防穿通层，从而使第一防穿通离子主要分布在分离的第一鳍 部内，从而减少了第一防穿通离子的扩散，减少由于扩散而导致的第一防穿通离子的注入剂量损失，降低了第一防穿通离子扩散进入PMOS区域的可能，从而提高所形成的半导体结构的性能，提高制造半导体结构的良品率。而且本发明的可选方案中，还通过向NMOS区域的隔离结构内注入防扩散离子，并使所述防扩散离子进入第一防穿通层，所述防扩散离子与第一防穿通层内的第一防穿通离子结合，以形成自由能较低的团簇，从而抑制第一防穿通离子的扩散，进而减少第一防穿通离子的注入剂量损失，降低第一防穿通离子扩散进入PMOS区域的可能，而提高所形成半导体结构的性能，提高制造半导体结构的良品率。此外本发明的可选方案中，还可以在形成鳍部的步骤之前向所述基底内注入第二防穿通离子以形成第二注入层，之后通过刻蚀基底形成多个鳍部，且位于PMOS区域的第二鳍部之间的基底表面低于所述第二注入层，从而形成位于分立的第二鳍部内的第二防穿通层，从而减少了从第二鳍部向外扩散的第二防穿通离子，减少了所述第二防穿通离子的注入剂量损失，降低了形成所述半导体结构的成本，提高了制造良品率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。