像素结构及其制造方法与流程

本发明是有关于一种像素结构及其制造方法，且特别是有关于一种具有图案化氧化物半导体层的像素结构。

背景技术：

一般而言，现有制造方法为了制作具有氧化物半导体层的像素结构需要使用六道光学掩模步骤。使用第一道光学掩模步骤，将栅极形成于基板上。接着，在基板上形成栅极绝缘层以完全覆盖栅极。然后，使用第二道光学掩模步骤，在栅极绝缘层上将氧化物半导体层形成于栅极上方。再者，使用第三道光学掩模步骤，将蚀刻阻挡层形成于氧化物半导体层的一部分上。之后，在蚀刻阻挡层上形成金属层并使用第四道光学掩模步骤，在蚀刻阻挡层的两侧分别定义出彼此电性绝缘的源极与漏极。然后，形成绝缘层于基板上以覆盖源极与漏极。之后，使用第五道光学掩模步骤，为了暴露出漏极，在绝缘层形成接触窗。最后，使用第六道光学掩模步骤，在基板上形成像素电极，且像素电极填充接触窗并电性连接漏极。此时，具有氧化物半导体层的像素结构的制造已经完成。不过，上述的像素结构制造方法既复杂又具有高制作花费。

技术实现要素：

本发明提供一种像素结构及其制造方法，通过减少光学掩模的使用数量以降低制作成本并简化制作流程。

本发明的一种像素结构的制造方法，包括以下步骤。在一基板上依次形成一图案化半导体材料层、一绝缘材料层以及一栅极材料层以形成一堆叠结构。使用一光学掩模在堆叠结构上形成一图案化光刻胶层，其中图案化光刻胶层包括一第一厚度部以及一第二厚度部。第一厚度部覆盖堆叠结构的一第一部分，第二厚度部覆盖堆叠结构的一第二部分，且图案化光刻胶层暴露出 堆叠结构的一第三部分。使用图案化光刻胶层为罩幕，移除堆叠结构的第三部分以将图案化半导体材料层图案化为一图案化半导体层。移除图案化光刻胶层的第一厚度部以及薄化图案化光刻胶层的第二厚度部以暴露出先前被图案化光刻胶层的第一厚度部所覆盖的堆叠结构的第一部分。使用图案化光刻胶层被薄化的第二部分为罩幕，蚀刻堆叠结构的第一部分直到位在堆叠结构的第一部分中的图案化半导体层的一暴露部被暴露出来，其中栅极材料层图案化成一栅极层且绝缘材料层图案化成一绝缘层，绝缘层具有实质上共形于栅极层的外型且覆盖图案化半导体层的一覆盖部。将图案化半导体层的暴露部改质以增加图案化半导体层的暴露部的导电度。移除图案化光刻胶层被薄化的第二部分，其中图案化半导体层的覆盖部包括一通道，图案化半导体层的暴露部包括一源极与一漏极，栅极层包括位于通道上方的一栅极，且栅极、通道、源极与漏极形成一薄膜晶体管结构。

在本发明的一实施例中，在形成该堆叠结构之前，在基板上形成一图案化金属层，其中图案化金属层包括电性连接于源极的一数据线。

在本发明的一实施例中，上述的图案化半导体材料层具有暴露出数据线的一部分的一开口，且由图案化半导体材料层图案化而成的图案化半导体层包括一半导体部并具有对应于开口的一分隔间隙，使得由绝缘材料层图案化而成的绝缘层包括填充分隔间隙并接触数据线的部分的一绝缘部且半导体部电性绝缘于数据线。

在本发明的一实施例中，移除图案化光刻胶层的第一部分以及薄化图案化光刻胶层的第二部分的方法包括进行一灰化工艺。

在本发明的一实施例中，上述的在堆叠结构上形成图案化光刻胶层的方法包括使用一半透光学掩模或是一灰阶光学掩模来形成第一厚度部与第二厚度部。

在本发明的一实施例中，上述的改质图案化半导体层的暴露部的方法包括进行一电浆处理、一离子植入或其组合。

在本发明的一实施例中，上述的电浆处理使用氢气为工艺气体。

在本发明的一实施例中，上述的移除第二厚度部的方法包括进行一剥离工艺。

在本发明的一实施例中，上述的方法还包括形成电性连接漏极的一像素 电极。

在本发明的一实施例中，上述的像素电极以及源极与漏极同时形成。

在本发明的一实施例中，上述的像素电极是通过改质图案化半导体层的暴露部而形成的。

本发明的一种像素结构，包括一像素电极、一薄膜晶体管结构以及一绝缘层。像素电极配置于一基板上。薄膜晶体管结构配置于基板上并连接至像素电极。薄膜晶体管结构包括一源极、一漏极、由一图案化半导体层形成的一通道以及由一栅极层形成的一栅极，其中源极与漏极位于通道的相对两侧且栅极位于通道上方。绝缘层插置于图案化半导体层与栅极层之间，并具有实质上共形于栅极层的外型，其中绝缘层覆盖图案化半导体层的一覆盖部而形成通道且暴露出图案化半导体层的一暴露部以形成源极与漏极。

在本发明的一实施例中，上述的图案化半导体层的材料包括氧化物半导体材料。

在本发明的一实施例中，上述的图案化半导体层的覆盖部具有一第一导电型态，且图案化半导体层的暴露部具有一第二导电型态，第二导电型态的导电度高于第一导电型态。

在本发明的一实施例中，上述的图案化半导体层的暴露部还构成像素电极。

在本发明的一实施例中，上述的像素结构还包括一数据线。数据线配置于基板上，位于图案化半导体层与基板之间并电性连接薄膜晶体管结构的源极。

在本发明的一实施例中，上述的栅极层还包括电性连接薄膜晶体管结构的栅极的一栅极线。绝缘层包括位于栅极线下的一绝缘部。图案化半导体层还包括位于栅极线下的一半导体部。栅极线、绝缘部与半导体部形成一栅极线结构。

在本发明的一实施例中，上述的图案化半导体层具有暴露出数据线的一部分的一分隔间隙，绝缘部填充分隔间隙并接触数据线的部分，且栅极线结构的半导体部电性绝缘数据线。

在本发明的一实施例中，上述的源极的一部分直接接触数据线以电性连接至该数据线。

在本发明的一实施例中，上述的像素结构还包括一图案化金属部。图案化金属部配置于基板上，位于漏极与像素电极之间并电性连接于漏极与像素电极之间，其中图案化金属部的材质相同于数据线。

基于上述，在本发明的像素结构的制造方法中，使用光学掩模将图案化光刻胶层图案化成具有第一厚度部以及第二厚度部，并且形成像素结构的后续流程中使用这个图案化光刻胶层作为罩幕以形成多个元件，像是通道、源极、漏极、栅极与栅极绝缘层。因此，这使得本发明的像素结构的制造减少需要的光学掩模使用数量。借此，本发明的像素结构的制造花费可有效地降低。再者，在像素结构中，源极与漏极不须接触孔即电性接触通道。此外，漏极也不须接触孔即电性接触像素电极。根据一实施例的像素结构具有改良的解析度或开口率。此外，不需要接触孔的手段也节省了使用于像素结构中的薄膜晶体管布局的空间。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图12A为本发明一实施例的像素结构的制造方法的上视示意图；

图1B至图12B分别为图1A至图12A中沿着线A-A’的剖面示意图；

图12C为图12A中沿着线B-B’的剖面示意图；

图13A至图24A为本发明一实施例的像素结构的制造方法的上视示意图；

图13B至图24B分别为图13A至图24A中沿着线A-A’的剖面示意图；

图24C为图24A中沿着线B-B’的剖面示意图。

附图标记说明：

100、200：像素结构；

110、210：基板；

120、220：图案化金属层；

120a、220a：第一金属部；

120b：第二金属部；

120c、220c：数据线；

130、230：半导体材料层；

130A、230A：开口；

132、232：图案化半导体层；

132a、232a：像素电极；

132b、232b：漏极；

132c、232c：源极；

132d、232d：通道；

132e、232e：半导体部；

132I、232I：覆盖部；

132J、232J：暴露部；

134、234：薄膜晶体管结构；

140、240：绝缘材料层；

142、242：绝缘层；

142a、242a：绝缘部；

150、250：栅极材料层；

152、252：堆叠结构；

152a、252a：第一部分；

152b、252b：第二部分；

152c、252c：第三部分；

154、254：栅极层；

154a、254a：栅极；

154b、254b：栅极线；

156、256：栅极线结构；

160、260：光刻胶层；

162、262：光学掩模；

162a、262a：第一罩幕图案；

162b、262b：第二罩幕图案；

162c、262c：第三罩幕图案；

164、264：图案化光刻胶层；

164a、264a：第一厚度部；

164b、264b：第二厚度部；

A-A’、B-B’：线；

SG：分隔间隙。

具体实施方式

图1A至图12A为本发明一实施例的像素结构的制造方法的上视示意图。图1B至图12B分别为图1A至图12A中沿着线A-A’的剖面示意图。在图1A至图12A中，若一膜层的边界重叠另一膜层，则上视示意图仅标注最上层的膜层。因此，图1A至图12A可能省略部分构件的元件符号。请同时参照各上视示意图的对应剖面图(即图1B至图12B)。以下使用图1A至图12A以及图1B至图12B描述本发明一实施例的像素结构的制造方法。

参照图1A与图1B，金属层(未示出)首先形成于基板110上。接着，金属层被图案化以形成图案化金属层120于基板110上。图案化金属层120包括第一金属部120a、第二金属部120b以及数据线120c。第一金属部120a由数据线120c分支出来。图案化金属层120的材质例如为钼(Mo)、铝(Al)、钛(Ti)、铟锡氧化物(ITO)或其组合。但本发明不以此为限。

参照图2A与图2B，形成图案化半导体材料层130于基板110上。尤其，图案化半导体材料层130具有一开口130A，开口130A暴露出数据线120c的一部分。图案化半导体材料层130的材质为氧化物半导体材料。举例而言，图案化半导体材料层130的材质可以为铟镓锌氧化物、铟锌氧化物、铟镓氧化物、氧化锌、氧化锡、镓锌氧化物、锌锡氧化物或是铟锡氧化物。不过，本发明不以此为限。此外，开口130A可通过进行微影蚀刻工艺来形成。

参照图3A与图2B，形成绝缘材料层140于图案化半导体材料层130上。绝缘材料层140的材质例如为二氧化硅，但本发明不以此为限。

参照图4A与图4B，形成栅极材料层150于绝缘材料层140上。栅极材料层150的材质例如为钼、铝、钛或其组合，但本发明不以此为限。

因此，可看出图案化半导体材料层130、绝缘材料层140与栅极材料层150依次形成于基板110上而形成了堆叠结构152。

参照图5A与图5B，使用感光性材料形成光刻胶层160于栅极材料层150上。

参照图6A与图5B，使用光学掩模162来图案化光刻胶层160。光学掩模162包括具有不同穿透性的第一罩幕图案162a、第二罩幕图案162b以及第三罩幕图案162c。第二罩幕图案162b的穿透性例如介于第一罩幕图案162a的穿透性与第三罩幕图案162c的穿透性之间。更具体地，第一罩幕图案162a例如完全透光，第三罩幕图案162c例如不透光，且第二罩幕图案162b具有介于第一罩幕图案162a与第三罩幕图案162c之间的透光性。光学掩模162可以是半透光学掩模或是灰阶光学掩模，但本发明不以此为限。任何合适于图案化光刻胶层160的光学掩模都可使用。

参照图7A与图7B，将光刻胶层160图案化以形成图案化光刻胶层164。图案化光刻胶层164包括第一厚度部164a与第二厚度部164b。第一厚度部164a对应光学掩模162的第二罩幕图案162b且覆盖堆叠结构152的第一部分152a。第二厚度部164b对应光学掩模162的第三罩幕图案162c并覆盖堆叠结构152的第二部分152b。堆叠结构152的第三部分152c被图案化光刻胶层164暴露出来，其中堆叠结构152的第三部分152c对应光学掩模162的第一罩幕图案162a。在本实施例中，由于第二罩幕图案162b与第三罩幕图案162c的穿透度差异，第二厚度部164b较第一厚度部164a更厚。

参照图8A与图8B，使用图案化光刻胶层164为罩幕，移除堆叠结构152的第三部分152c以将图案化半导体材料层130图案化成图案化半导体层132。图案化半导体层132具有相同于图案化光刻胶层164的第一厚度部164a与第二厚度部164b的外型。通过蚀刻栅极材料层150来移除堆叠结构152的第三部分152c直到图案化金属层120被暴露出来。如此，第一金属部120a、第二金属部120b与数据线120c部分地被暴露出来。

参照图9A与图9B，接着移除图案化光刻胶层164的第一厚度部164a并薄化图案化光刻胶层164的第二厚度部164b以暴露堆叠结构152先前被图案化光刻胶层164的第一厚度部164a覆盖的第一部分152a。在本实施例中，进行灰化工艺来移除图案化光刻胶层164的第一厚度部164a以及薄化图案化光刻胶层164的第二厚度部164b。

参照图10A与图10B，使用图案化光刻胶层164被薄化的第二厚度部164b为罩幕蚀刻堆叠结构152的第一部分152a直到在堆叠结构152的第一部分152a中的图案化半导体层132的暴露部132J被暴露出来。栅极材料层150 图案化为栅极层154，且绝缘材料层140图案化为绝缘层142。绝缘层142具有实质上共形于栅极层154的外型且覆盖图案化半导体层132的覆盖部132I。

参照图11A与图11B，接着改质图案化半导体层132的暴露部132J以增加图案化半导体层132的暴露部132J的导电率。改质图案化半导体层132的暴露部132J的工艺包括进行电浆处理、离子植入或其组合。特别是，在电浆处理中，工艺气体包括氢气。但本发明不以此为限。可以进行其他合适于将图案化半导体层132的暴露部132J改质以增加图案化半导体层132的暴露部132J的导电率的工艺。

借着改质图案化半导体层132的暴露部132J以增加导电率，图案化半导体层132的被改质部分包括且形成了像素电极132a、漏极132b以及源极132c。像素电极132a通过第二金属部120b电性连接漏极132b。也就是说，像素电极132a电性连接第二金属部120b且第二金属部120b电性连接漏极132b。

在本实施例中，使用同一膜层在源极132c与漏极132b形成的同时将像素电极132a形成。此外，图案化半导体层132被绝缘层142覆盖且未被改质而增加导电率的覆盖部132I形成了通道132d。

参照图12A与图12B，接着移除图案化光刻胶层164被薄化的第二厚度部164b。移除第二厚度部164b的工艺包括进行剥离工艺。不过本发明不以此为限，凡是其他适用于移除第二厚度部164b的工艺都可选用。移除第二厚度部164b之后，暴露出栅极层154且本实施例的像素结构100制作完成。在本实施例中，栅极层154包括通道132d上方的栅极154a以及电性连接栅极154a的栅极线154b。栅极154a、通道132d、源极132c与漏极132b形成薄膜晶体管结构134。基于以上方法，可看出薄膜晶体管结构134在形成过程中自我对准，其中使用图案化光刻胶层164薄化的第二厚度部164b定义出通道132d与栅极154a。因此，薄膜晶体管结构134为自对准薄膜晶体管结构。特别是，在本实施例中，使用相同的图案化光刻胶层164形成通道132d、源极132c、漏极132b与栅极154a，且图案化光刻胶层164使用一道光学掩模来形成。因此，减少了形成薄膜晶体管结构134所需要的光学掩模数量以节省制造成本。

图12C为图12A中沿着线B-B’的剖面示意图。参照图12A、图12B与图12C，像素结构100包括配置于基板110上的像素电极132a、薄膜晶体管 结构134与绝缘层142。薄膜晶体管结构134配置于基板110上并连接至像素电极132a。薄膜晶体管结构134包括由相同的图案化半导体层132形成的源极132c、漏极132b与通道132d；以及由栅极层154形成的栅极154a。源极132c与漏极132b位于通道132d的相对两侧，且栅极154a位在通道132d上方。绝缘层142插置于图案化半导体层132与栅极层154之间并具有实质上共形于栅极层154的外型。绝缘层142覆盖图案化半导体层132的一部分以形成通道132d并且暴露出图案化半导体层132的另一部分以形成源极132c与漏极132b。

根据图11A与图11B所记载的步骤，图案化半导体层132的覆盖部132I具有第一导电型态，图案化半导体层132的暴露部132J具有第二导电型态，且第二导电型态的导电度高于第一导电型态。因此，图案化半导体层132的暴露部132J可以形成源极132c、漏极132b以及像素电极132a这些预定要具有导电特性的元件。

为了传输电信号，像素结构100还包括配置于基板110上且电性连接薄膜晶体管结构134的源极132c的数据线120c，其中数据线120c分支出来的第一金属部120a位在图案化半导体层132与基板110之间。此外，栅极层154还包括栅极线154b，栅极线154b电性连接薄膜晶体管结构134的栅极154a。栅极线154b与数据线120c延伸于不同方向以分别传输控制信号给栅极154a以及传输数据信号给源极132c。因此，薄膜晶体管结构134可通过控制信号开启且数据信号可通过开启的薄膜晶体管结构134传送至像素电极132a。

在本实施例中，使用形成栅极154a的相同方法来形成栅极线154b。因此，绝缘层142包括位于栅极线154b下的绝缘部142a。绝缘部142a在外型上共形于栅极线154b。图案化半导体层132还包括栅极线154b下方的半导体部132e且具有分隔间隙SG。分隔间隙SG对应于图2A中的开口130A且暴露出数据线120c的一部分。半导体部132e在外型上部分地共形于栅极线154b。栅极线154b、绝缘部142a与半导体部132e形成栅极线结构156，在此，栅极线结构156的栅极线154b与绝缘部142a在分隔间隙SG横越数据线120c使得半导体部132e未接触数据线120c且绝缘层142的绝缘部142a填充分隔间隙SG并接触数据线120c以隔绝数据线120c与栅极线154b。换言之，栅极线结构156的半导体部132e电性绝缘于数据线120c，如此，半导体部132e 与数据线120c之间不会产生短路。

在本实施例中，源极132c的一部分通过直接接触由数据线120c分支出来的第一金属部120a而直接接触数据线120c，借此电性连接数据线120c。此外，像素结构100还包括第二金属部120b。第二金属部120b配置于基板110上，位于漏极132b与像素电极132a之间，且电连接于漏极132b与像素电极132a之间。第二金属部120b的材料与数据线120c相同。不过，在其他实施例中，第一金属部120a与第二金属部120b可选择性地省略。

图13A至图24A为本发明一实施例的像素结构的制造方法的上视示意图。图13B至图24B分别为图13A至图24A中沿着线A-A’的剖面示意图。在图13A至图24A中，若一膜层的边界重叠另一膜层，则上视示意图仅标注最上层的膜层。因此，图13A至图24A可能省略部分构件的元件符号。请同时参照各上视示意图的对应剖面图(即图13B至图24B)。以下使用图13A至图24A以及图13B至图24B描述本发明一实施例的像素结构的制造方法。

图13A至图24A以及图13B至图24B的实施例不同于图1A至图12A以及图1B至图12B的实施例之处在于图1A至图12A、图1B至图12B与图12C中的第二金属部120b不包含于图13A至图24A、图13B至图24B与图24C的实施例中。相似元件将使用相同的名称，且由于两实施例中采用的工艺流程相同，此处不另赘述。同时，两实施例中，各元件所采用的材料也是相似的，此处不另重复。

参照图13A与图13B，金属层(未示出)首先形成于基板210上。接着，金属层被图案化以形成图案化金属层220于基板210上。图案化金属层220包括第一金属部220a以及数据线220c。第一金属部220a由数据线220c分支出来。

参照图14A与图14B，形成图案化半导体材料层230于基板210上。尤其，图案化半导体材料层230具有一开口230A，开口230A暴露出数据线220c的一部分。参照图15A与图15B，形成绝缘材料层240于图案化半导体材料层230上。参照图16A与图16B，形成栅极材料层250于绝缘材料层240上。因此，可看出图案化半导体材料层230、绝缘材料层240与栅极材料层250依次形成于基板210上而形成了堆叠结构252。

参照图17A与图17B，使用感光性材料形成光刻胶层260于栅极材料层 250上。参照图18A与图18B，使用光学掩模262来将光刻胶层260图案化。光学掩模262包括具有不同穿透性的第一罩幕图案262a、第二罩幕图案262b以及第三罩幕图案262c。光学掩模262的描述相似于前述光学掩模162，且此处不再重述。

参照图19A与图19B，将光刻胶层260图案化以形成图案化光刻胶层264。图案化光刻胶层264包括第一厚度部264a与第二厚度部264b。第一厚度部264a对应光学掩模262的第二罩幕图案262b且覆盖堆叠结构252的第一部分252a。第二厚度部264b对应光学掩模262的第三罩幕图案262c并覆盖堆叠结构252的第二部分252b。堆叠结构252的第三部分252c被图案化光刻胶层264暴露出来。堆叠结构252被图案化光刻胶层264暴露出来的第三部分252c对应光学掩模262的第一罩幕图案262a。在本实施例中，由于第二罩幕图案262b与第三罩幕图案262c的穿透度差异，第二厚度部264b较第一厚度部264a更厚。

参照图20A与图20B，使用图案化光刻胶层264为罩幕，移除堆叠结构252的第三部分252c以将图案化半导体材料层230图案化成图案化半导体层232。图案化半导体层232在图20A的上视示意图中具有相同于图案化光刻胶层264的第一厚度部264a与第二厚度部264b的外型。通过蚀刻栅极材料层250来移除堆叠结构252的第三部分252c直到图案化金属层220被暴露出来。如此，第一金属部220a与数据线220c部分地被暴露出来。

参照图21A与图21B，接着移除图案化光刻胶层264的第一厚度部264a并薄化图案化光刻胶层264的第二厚度部264b以暴露堆叠结构252先前被图案化光刻胶层264的第一厚度部264a覆盖的第一部分252a。在本实施例中，进行灰化工艺来移除图案化光刻胶层264的第一厚度部264a以及薄化图案化光刻胶层264的第二厚度部264b。

参照图22A与图22B，使用图案化光刻胶层264被薄化的第二厚度部264b为罩幕蚀刻堆叠结构252的第一部分252a直到在堆叠结构252的第一部分252a中的图案化半导体层232的暴露部232J被暴露出来。栅极材料层250图案化为栅极层254，且绝缘材料层240图案化为绝缘层242。绝缘层242具有实质上共形于栅极层254的外型且覆盖图案化半导体层232的覆盖部232I。

参照图23A与图23B，接着改质图案化半导体层232的暴露部232J以增 加图案化半导体层232的暴露部232J的导电率。此一步骤相似于前述图11A图11B所示的步骤，此处不再重述。

借着改质图案化半导体层232被绝缘层242暴露出来的暴露部232J以增加导电率，图案化半导体层232被改质的暴露部232J包括且形成了像素电极232a、漏极232b以及源极232c。像素电极232a电性连接漏极232b。在本实施例中，没有金属部来电性连接像素电极232a与漏极232b，而是像素电极232a与漏极232b由相同的图案半导体层232构成，由彼此分支出来，且直接接触并电性连接。

在本实施例中，使用同一膜层在源极232c与漏极232b形成的同时将像素电极232a形成。此外，图案化半导体层232被绝缘层242覆盖且未被改质而增加导电率的覆盖部232I形成了通道232d。因此，本实施例中，像素电极232a、源极232c、漏极232b与通道232d可以使用相同的膜层，图案化半导体层232，来形成。

参照图24A与图24B，接着移除图案化光刻胶层264被薄化的第二厚度部264b。移除第二厚度部264b的工艺包括进行剥离工艺。不过本发明不以此为限，凡是其他适用于移除第二厚度部264b的工艺都可选用。移除第二厚度部264b之后，暴露出栅极层254且本实施例的像素结构200制作完成。在本实施例中，栅极层254包括通道232d上方的栅极254a以及电性连接栅极254a的栅极线254b。栅极254a、通道232d、源极232c与漏极232b形成薄膜晶体管结构234。基于以上方法，可看出薄膜晶体管结构234在形成过程中自我对准，其中使用图案化光刻胶层264薄化的第二厚度部264b定义出通道232d与栅极254a。因此，薄膜晶体管结构234为自对准薄膜晶体管结构。特别是，在本实施例中，使用相同的图案化光刻胶层264形成通道232d、源极232c、漏极232b与栅极254a，且图案化光刻胶层264使用一道光学掩模来形成。因此，减少了形成薄膜晶体管结构234所需要的光学掩模数量以节省制造成本。

图24C为图24A中沿着线B-B’的剖面示意图。参照图24A、图24B与图24C，像素结构200包括配置于基板210上的像素电极232a、薄膜晶体管结构234与绝缘层242。薄膜晶体管结构234配置于基板210上并连接至像素电极232a。薄膜晶体管结构234包括由图案化半导体层232形成的源极 232c、漏极232b与通道232d；以及由栅极层254形成的栅极254a。源极232c与漏极232b位于通道232d的相对两侧，且栅极254a位在通道232d上方。绝缘层242插置于图案化半导体层232与栅极层254之间并具有实质上共形于栅极层254的外型。绝缘层242覆盖图案化半导体层232的一部分以形成通道232d并且暴露出图案化半导体层232的另一部分以形成源极232c与漏极232b。

根据图23A与图23B所记载的步骤，图案化半导体层232的覆盖部232I具有第一导电型态，图案化半导体层232的暴露部232J具有第二导电型态，且第二导电型态的导电度高于第一导电型态。因此，图案化半导体层232的暴露部232J可以形成源极232c、漏极232b以及像素电极232a这些预定要具有导电特性的元件。

为了传输电信号，像素结构200还包括数据线220c。数据线220c配置于基板210上，位于图案化半导体层232与基板210之间且电性连接薄膜晶体管结构234的源极232c。此外，栅极层254还包括栅极线254b，栅极线254b电性连接薄膜晶体管结构234的栅极254a。栅极线254b与数据线220c延伸于不同方向以分别传输控制信号给栅极254a以及传输数据信号给源极232c。因此，薄膜晶体管结构234可通过控制信号开启且数据信号可通过开启的薄膜晶体管结构234传送至像素电极232a。

在本实施例中，使用形成栅极254a的相同方法来形成栅极线254b。因此，绝缘层242包括位于栅极线254b下的绝缘部242a。绝缘部242a在外型上共形于栅极线254b。图案化半导体层232还包括栅极线254b下方的半导体部232e且具有分隔间隙SG。分隔间隙SG对应于图14A中的开口230A且暴露出数据线220c的一部分。半导体部232e在外型上部分地共形于栅极线254b。栅极线254b、绝缘部242a与半导体部232e形成栅极线结构256，在此，栅极线结构256的栅极线254b与绝缘部242a在分隔间隙SG横越数据线220c使得半导体部232e未接触数据线220c且绝缘层242的绝缘部242a填充分隔间隙SG并接触数据线220c以隔绝数据线220c与栅极线254b。换言之，由绝缘材料层240图案化而成的绝缘层242填充分隔间隙SG以使栅极线结构256的半导体部232e电性绝缘于数据线220c，而避免栅极线结构256的半导体部232e与数据线220c之间产生短路。在本实施例中，源极232c的一部分 通过直接接触由数据线220c分支出来的第一金属部220a而直接接触数据线220c，借此电性连接数据线220c。此外，像素结构200不同于像素结构100之处在于像素结构200未包括漏极232b与像素电极232a之间的第二金属部。漏极232b与像素电极232a彼此连接并由相同的图案化半导体层232制作。

综上所述，可注意在本发明实施例的像素结构的制造方法中，使用光学掩模图将光刻胶层图案化以形成图案化光刻胶层，使图案化光刻胶层具有第一厚度部与第二厚度部。这允许图案化光刻胶层可在蚀刻堆叠结构的不同部分时作为罩幕。也进一步让像素结构的制造需要较少的光学掩模。因此，本发明的像素结构的制造成本可有效降低。

此外，在进行蚀刻以暴露出源极与漏极时，通道被绝缘层覆盖。因此，半导体层的通道不会在蚀刻过程受到损伤，这使得薄膜晶体管结构具有较佳的信赖性。

再者，可看到既然源极、漏极、与通道为相同的图案化半导体层，源极、漏极、与通道不需要接触孔就可以电性连接。此外，漏极也不需要接触孔电性接触像素电极。如此一来，有助于改善像素结构的解析度或开口率。此外，不需要接触孔的设计也节省了薄膜晶体管结构的布局所需空间。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。