半导体结构、半导体组件及功率半导体器件的制作方法

本发明涉及半导体技术领域，特别是涉及一种半导体结构、半导体组件及功率半导体器件。

背景技术：

功率半导体二极管是电路系统的关键部件，是功率半导体的基础，其结构简单，工作可靠性好，广泛适用于民用和军用场合。尤其是宽禁带半导体功率二极管，由于具有禁带宽度大、临界击穿电场高、电子饱和速度高、导热性能好、抗辐射和良好的化学稳定性等优良特性，特别适用于高压、大功率和高温环境下应用，是电力电子应用中最具潜力的功率器件之一。

图1为现有技术的传统二极管结构示意图，主要包括：P型掺杂区11、N型掺杂区12、阳极13及阴极14；其中，所述P型掺杂区11与所述N型掺杂区12形成PN结，所述阳极13与所述P型掺杂区11形成欧姆接触，所述阴极14与所述N型掺杂区12形成欧姆接触。

然而，上述二极管结构存在如下问题：1)PN结电场分布曲线呈三角形，其耐压与低掺杂一侧掺杂浓度呈负相关，并且受限于雪崩击穿，掺杂浓度越低，三角形的底越长，三角形的高即最大电场强度越小，就越不容易达到雪崩击穿所要求的临界击穿电场E_c，在不改变掺杂浓度的情况下，随着低掺杂区长度的增加，耐压将先增加后饱和，这限制了其耐压的进一步提升；2)由于势垒区宽度在曲率半径小的地方会变窄，使该处的电场更加集中，因此在相同的电压条件下，结面弯曲处的电场强度会比在结面平坦处更早达到雪崩击穿的临界电场强度，从而使实际PN结比理想的平面结提前发生击穿，使雪崩击穿电压降低，器件的击穿电压只有理想平面结的80％。

为了提高传统二极管结构的击穿电压以及避免PN结边缘导致的提前击穿和长期稳定性的降低，通常采用以下技术手段来进行改进：

(1)穿通设计

PiN结外加反向偏压时，全部电场由PN结承担，随着反向偏压的不断增加，电场强度会随之增加同时在轻掺杂的N区向外扩展。若轻掺杂的N区浓度足够低，在未达到器件雪崩击穿电压之前电场就会扩展到重掺杂的N区，随着反向偏压的增加，最终在重掺杂的N区发生雪崩击穿。由于PIN结的势垒厚度(轻掺杂的N区)很大，并且电场在I型层中的分布基本上是均匀的，并不容易发生雪崩击穿，所以PiN结能够承受很大的反向电压。

(2)结终端技术

(a)使用浮空场环技术。当加在主结上的电压逐渐增大，主结的耗尽区也逐渐往外扩展，电压增大到主结的雪崩电压之前，两个结的耗尽区就已经汇合，起到增大结曲率半径的作用，提高击穿电压。然而，依靠增加浮空场环来提高击穿电压的作用会减弱，场环终端区占据了更多的面积导致芯片面积和成本的增加。

(b)使用场板技术。它是通过改变表面电势分布使曲面结的曲率半径增大，抑制表面电场集中，从而提高器件击穿电压。但是场板存在一个固有的缺点是在其边缘存在峰值电场，影响器件的耐压。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构、半导体组件及功率半导体器件，用以解决现存技术中的二极管结构存在的击穿电压较小、耐压能力较低的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构，所述半导体结构包括：

P型半导体材料层；

N型半导体材料层，与所述P型半导体材料层相邻接，与所述P型半导体材料层共同形成PN结；

多层绝缘材料层，位于所述PN结的外侧，且沿所述P型半导体材料层与所述N型半导体材料层叠置的方向分布，相邻所述绝缘材料层的相对介电常数不同。

作为本发明的半导体结构的一种优选方案，所述P型半导体材料层的厚度远小于所述N型半导体材料层的厚度。

作为本发明的半导体结构的一种优选方案，所述多层绝缘材料层沿所述P型半导体材料层与所述N半导体材料层叠置的方向依次叠置为叠层结构，且所述叠层结构的内壁与所述PN结的外壁相接触。

作为本发明的半导体结构的一种优选方案，所述P型半导体材料层的外侧为同一绝缘材料层，所述P型半导体材料层外侧绝缘材料层的相对介电常数大于所述P型半导体材料层的相对介电常数。

作为本发明的半导体结构的一种优选方案，所述PN结的外壁与同一绝缘材料层相接触，与所述PN结的外壁相接触的所述绝缘材料层包括第一部分及第二部分，所述第一部分的横向厚度大于第二部分的横向厚度；所述第一部分位于所述P型半导体材料层的外侧及部分所述N型半导体材料层的外侧，所述第二部分位于所述N型半导体材料层的外侧；其他所述绝缘材料层位于所述第二部分的外侧，且沿所述P型半导体材料层与所述N半导体材料层叠置的方向依次叠置。

作为本发明的半导体结构的一种优选方案，所述P型半导体材料层外侧绝缘材料层的相对介电常数大于所述P型半导体材料层的相对介电常数。

作为本发明的半导体结构的一种优选方案，部分所述绝缘材料层的相对介电常数相同。

作为本发明的半导体结构的一种优选方案，各所述绝缘材料层的相对介电常数互不相同。

作为本发明的半导体结构的一种优选方案，自所述P型半导体材料层至所述N型半导体材料层的方向各所述绝缘材料层的相对介电常数依次减小。

作为本发明的半导体结构的一种优选方案，所述PN结的形状为圆柱体，包括两圆形端面及位于所述两圆形端面之间的弧形侧壁，所述绝缘材料层位于所述弧形侧壁上。

作为本发明的半导体结构的一种优选方案，所述PN结的形状为立方体，所述绝缘材料层位于所述PN结相对的两侧壁上。

作为本发明的半导体结构的一种优选方案，所述绝缘材料层的层数为2～10层。

作为本发明的半导体结构的一种优选方案，所述绝缘材料层的相对介电常数为1～1000。

作为本发明的半导体结构的一种优选方案，所述绝缘材料层的材料为SiO₂、HfO₂、Al₂O₃、HaO₂、Si₃N₄或La₂O₃。

作为本发明的半导体结构的一种优选方案，所述半导体结构还包括阳极及阴极，所述阳极位于所述P型半导体材料层的表面及所述P型半导体材料层外侧的所述绝缘材料层表面，所述阴极位于所述N型半导体材料层的表面及所述N型半导体材料层外侧的所述绝缘材料层表面。

本发明还提供一种半导体组件，所述半导体组件包括多个如上述任一方案中所述的半导体结构；多个所述半导体结构呈一字排列以形成并联结构。

本发明还提供一种功率半导体器件，所述功率半导体器件包括上述任一方案中所述的半导体结构。

如上所述，本发明的半导体结构、半导体组件及功率半导体器件，具有以下有益效果：

1)显著优化了器件耐压时的电场分布，大幅提高了器件的击穿电压。

2)避免了结边缘电场集中效应而导致的器件耐压下降，防止了器件提前击穿。

3)本发明避免使用场环和金属场板结构，从而减小了芯片面积，降低了器件的成本，提高了器件的可靠性。

附图说明

图1显示为现有技术中的二极管的截面结构示意图。

图2显示为本发明实施例一中提供的半导体结构的截面结构示意图。

图3至图5显示为本发明实施例一中提供的不同示例中的半导体结构与图1中的二极管的电流电压曲线。

图6显示为本发明实施例一中提供的半导体结构与图1中的二极管的击穿偏置点电场E_y沿x＝1，y方向的分布图。

图7及图8显示为本发明实施例二中提供的半导体结构的立体结构示意图。

图9显示为本发明实施例二中提供的半导体结构的截面结构示意图。

图10至图12显示为本发明实施例二中提供的不同示例中的半导体结构与图1中的二极管的电流电压曲线。

图13显示为本发明实施例二中提供的半导体结构与图1中的二极管的击穿偏置点电场E_y沿x＝1，y方向的分布图。

图14显示为本发明实施例三中提供的半导体组件的立体结构示意图。

图15显示为本发明实施例三中提供的半导体组件的截面结构示意图。

图16显示为本发明实施例四中提供的垂直扩散场效应晶体管的截面结构示意图。

图17显示为本发明实施例四中提供的绝缘栅双极晶体管的截面结构示意图。

元件标号说明

11 P型掺杂区

12 N型掺杂区

13 阳极

14 阴极

21 P型半导体材料层

22 N型半导体材料层

23 第一绝缘材料层

231 第一部分

232 第二部分

24 第二绝缘材料层

25 第三绝缘材料层

26 阳极

27 阴极

31 源极

32 栅极

33 漏极

34 N型重掺杂源区

35 P型掺杂基区

36 N型漂移区

37 N型重掺杂衬底

38 介质层

41 发射极

42 栅极

43 集电极

44 N型重掺杂发射区

45 P型掺杂基区

46 P型重掺杂基区

47 N型漂移区

48 P型掺杂集电区

49 介质层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图17，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

请参阅图2，本发明提供一种具有半导体结构，所述半导体结构包括：P型半导体材料层21；N型半导体材料层22，所述N型半导体材料层22与所述P型半导体材料层21相邻接，与所述P型半导体材料层21共同形成PN结；多层绝缘材料层，位于所述PN结的外侧，且沿所述P型半导体材料层21与所述N型半导体材料层22叠置的方向分布，相邻所述绝缘材料层的相对介电常数不同。

需要说明的是，所述P型半导体材料层21可以位于所述N型半导体材料层22的上表面(如图2所示)，也可以位于所述N型半导体材料层22的下表面，还可以嵌入所述N型半导体材料层22内。

需要进一步说明的是，所述绝缘材料层的层数可以根据实际需要进行设定，优选地，所述绝缘材料层的层数可以为2～10层；其中，图2中以所述绝缘材料层的层数为3层作为示例，即多层所述绝缘材料层包括第一绝缘材料层23、第二绝缘材料层24及第三绝缘材料层25。

作为示例，所述P型半导体材料层21的厚度远小于所述N型半导体材料层22的厚度，以确保所述半导体结构具有足够高的耐压强度。需要说明的是，所述P型半导体材料层21的厚度及所述N型半导体材料层22的厚度均至沿图2中所示的y方向的尺寸。

作为示例，所述多层绝缘材料层沿所述P型半导体材料层21与所述N半导体材料层22叠置的方向依次叠置为叠层结构，且所述叠层结构的内壁与所述PN结的外壁相接触；即图2中，所述第一绝缘材料层23、所述第二绝缘材料层24及所述第三绝缘材料层25自所述沿所述P型半导体材料层21与所述N半导体材料层22叠置的方向依次叠置，且所述第一绝缘材料层23、所述第二绝缘材料层24及所述第三绝缘材料层25均与所述PN结的外壁相接触。

作为示例，所述P型半导体材料层21的外侧为同一绝缘材料层，且所述P型半导体材料层21外侧绝缘材料层的相对介电常数大于所述P型半导体材料层21的相对介电常数；即如图2所示，所述P型半导体材料层21的外侧为所述第一绝缘材料层23，亦即所述第一绝缘材料层23的厚度大于所述P型半导体材料层21的厚度。所述P型半导体材料层21的外侧设置同一绝缘材料层，在所述半导体结构工作时，可以防止所述P型半导体材料层21与所述N型半导体材料层22之间接触的界面处的电场变高，防止所述半导体结构的击穿电压下降而导致提前击穿。由于工作时高相对介电常数的绝缘材料层中电场较低，位于所述P型半导体材料层21外侧的所述绝缘材料层的相对介电常数大于所述P型半导体材料层21的相对介电常数，可以压低PN结界面处的峰值电场，避免了电场在PN结界面处集中，从而可以防止所述半导体结构提前击穿。

作为示例，当所述绝缘材料层为多层时，不相邻的所述绝缘材料层的相对介电常数可以相同；也可以为各所述绝缘材料层的相对介电常数均互不相同。当各所述绝缘材料层的相对介电常数均互不相同时，自所述P型半导体材料层21至所述N型半导体材料层22的方向各所述绝缘材料层的相对介电常数可以依次增加，也可以依次减小，还可以无规则的交替变化；优选地，本实施例中，当各所述绝缘材料层的相对介电常数均互不相同时，自所述P型半导体材料层21至所述N型半导体材料层22的方向各所述绝缘材料层的相对介电常数依次减小。

需要说明的是，“自所述P型半导体材料层21至所述N型半导体材料层22的方向”即为在所述P型半导体材料层21上加正电压，在所述N型半导体材料层22上加负电压，所述半导体结构工作时电流的方向，亦即图2中自所述P型半导体材料层21指向所述N型半导体材料22的方向的y方向。

作为示例，所述P型半导体材料层21与所述N型半导体材料层22形成的所述PN结的形状可以根据实际需要设定，即所述PN结的形状可以为圆柱体、立方体或其他形状的结构。当所述PN结的形状为圆柱体时，所述圆柱体包括两个相对的圆形端面及位于所述两圆形端面之间的弧形侧壁；多层所述绝缘材料层形成的叠层结构位于所述弧形侧壁上。多层所述绝缘材料层形成的叠层结构可以沿所述圆柱体的周向覆盖部分所述弧形侧壁，也可以完全覆盖所有弧形侧壁，优选地，本实施例中，多层所述绝缘材料层形成的叠层结构完全覆盖所述弧形侧壁。当所述PN结的形状为立方体时，所述立方体包括两个相对的端面及位于所述梁端面之间的两对相对的侧壁，多层所述绝缘材料层形成的叠层结构位于所述PN结相对的两个侧壁上。

作为示例，各个所述绝缘材料层的相对介电常数可以根据实际需要选择，优选地，各个所述绝缘材料层的相对介电常数可以为1～1000。所述绝缘材料层可以均为1～10的低相对介电常数的材料层，也可以均为10～1000的高相对介电常数的材料层，还可以部分所述绝缘材料层为1～10的低相对介电常数的材料层，另一部分所述绝缘材料层为10～1000的高相对介电常数的材料层。

作为示例，各所述绝缘材料层的材料可以根据实际需要进行选择，所述绝缘材料层的材料可以为SiO₂、HfO₂、Al₂O₃、HaO₂、Si₃N₄或La₂O₃。

作为示例，所述半导体结构还包括阳极26及阴极27，所述阳极26位于所述P型半导体材料层21的表面及所述P型半导体材料层21外侧的所述绝缘材料层表面，所述阴极27位于所述N型半导体材料层22的表面及所述N型半导体材料层22外侧的所述绝缘材料层表面；即如图2所示，所述阳极26位于所述P型半导体材料层21的表面及所述第一绝缘材料层23的表面，所述阴极27位于所述N型半导体材料层22的表面及所述第三绝缘材料层25的表面。

图3为以以下参数的半导体结构与图1中的二极管的电流电压曲线，其中，实线为本发明的半导体结构的电流电压曲线，虚线为图1中的二极管的电流电压曲线；图1中二极管的具体参数为：PN结的材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型掺杂区11的厚度为0.5μm，N型掺杂区12的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3；对应于图3的本发明的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的材料为Si₃N₄，第一绝缘材料层23的相对介电常数为7.5，第一绝缘材料层23的长度为3.5μm，第一绝缘材料层23的厚度为4μm，第二绝缘材料层24的材料为SiO₂，第二绝缘材料层24的相对介电常数为3.9，第二绝缘材料层的长度为3.5μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的材料为氟化SiO₂，第三绝缘材料层25的相对介电常数为2，第三绝缘材料层的长度为3.5μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图3可知，本发明的半导体结构的击穿电压为2675V，显著高于常规结构的PN结的击穿电压1285V。

图4为以以下参数的半导体结构与图1中的二极管的电流电压曲线，其中，实线为本发明的半导体结构的电流电压曲线，虚线为图1中的二极管的电流电压曲线；对应于图4的本发明的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的材料为Si₃N₄，第一绝缘材料层23的相对介电常数为7.5，第一绝缘材料层23的长度为3.5μm，第一绝缘材料层23的厚度为4μm，第二绝缘材料层24的材料为Al₂O₃，第二绝缘材料层24的相对介电常数为9.3，第二绝缘材料层的长度为3.5μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的材料为SiO₂，第三绝缘材料层25的相对介电常数为3.9，第三绝缘材料层的长度为3.5μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图4可知，本发明的半导体结构的击穿电压为2065V，显著高于常规结构的PN结的击穿电压1285V。

图5为以以下参数的半导体结构与图1中的二极管的电流电压曲线，其中，实线为本发明的半导体结构的电流电压曲线，虚线为图1中的二极管的电流电压曲线；对应于图5的本发明的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的相对介电常数为4，第一绝缘材料层23的长度为3.5μm，第一绝缘材料层23的厚度为4μm，第二绝缘材料层24的相对介电常数为2，第二绝缘材料层的长度为3.5μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的相对介电常数为1，第三绝缘材料层的长度为3.5μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图5可知，本发明的半导体结构的击穿电压为2280V，显著高于常规结构的PN结的击穿电压1285V。

图6为以以下参数的半导体结构与图1中的二极管的击穿偏置点电场E_y沿x＝1，y方向的分布图，(如图2所示，坐标原点取在所述P型半导体材料层21远离所述N型半导体材料层22的表面中心)其中，图6中实现为本发明的半导体结构的击穿偏置点电场E_y沿x＝1，y方向的分布图，虚线为图1中的二极管的击穿偏置点电场E_y沿x＝1，y方向的分布图；对应于图6的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的材料为Si₃N₄，第一绝缘材料层23的相对介电常数为7.5，第一绝缘材料层23的长度为3.5μm，第一绝缘材料层23的厚度为4μm，第二绝缘材料层24的材料为SiO₂，第二绝缘材料层24的相对介电常数为3.9，第二绝缘材料层的长度为3.5μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的材料为氟化SiO₂，第三绝缘材料层25的相对介电常数为2，第三绝缘材料层的长度为3.5μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图6可知，本发明的半导体结构通过在PN结外侧设置绝缘材料层，使得PN结内部的电场分布更加均匀，有效提升了器件的耐压能力；而常规的PN结电场分布曲线呈三角形，远离结面处的电场逐渐降低，导致器件耐压降低。

本发明通过在PN结外侧设置多层绝缘材料层，且项链绝缘材料层的相对介电常数不同，由于具有较高的相对介电常数的绝缘材料层和具有较低相对介电常数的绝缘材料层的相对介电常数存在较多大差异，在个绝缘材料层的交界面处电场分布不连续，其中高相对介电常数的绝缘材料层中的电场较低，低相对介电常数的绝缘材料层中的电场较高，这将影响其附件的PN结中的电场分布，使得PN结结面处的峰值电场被压低，而远离结面处的电场被提高，从而使得PN结中的电场分布变得更加均匀，显著提高半导体结构的耐压能力。此外，由于高相对介电常数的绝缘层中低电场的影响，PN结边缘处的电场被大幅削弱，避免了电场集中在该处，从而防止了半导体结构提前击穿。

实施例二

本发明还提供一种半导体结构，如图7至图9所示，其中，图7为所述PN结的形状为立方体的立体结构示意图，图8为所述PN结的形状为圆柱体的立体结构示意图，图9为图7的截面结构示意图；本实施例中的所述半导体结构与实施例一中所述的半导体结构的结构大致相同，二者的区别在于：实施例一中的所述半导体结构中，各层所述绝缘材料层依次叠置于所述PN结的外侧，即各层所述绝缘材料层的内侧均与所述PN结的外壁相接触；而本实施例中，所述PN结的外壁与同一绝缘材料层相接触，即如图7至图9所示，所述PN结的外壁只与所述第一绝缘材料层23相接触，亦即，所述第一绝缘材料层23自所述P型半导体材料层21的顶部延伸至所述N型半导体材料层22的底部，而其他的绝缘材料层(譬如图7至图9中所示的第二绝缘材料层24及所述第三绝缘材料层25)均位于所述第一绝缘材料层23的外侧，即与所述PN结的外壁通过所述第一绝缘材料层23相隔离；与所述PN结的外壁相接触的所述第一绝缘材料23层包括第一部分231及第二部分232，所述第一部分231的横向厚度大于第二部分232的横向厚度；所述第一部分231位于所述P型半导体材料层21的外侧及部分所述N型半导体材料层22的外侧，所述第二部分232位于所述N型半导体材料层22的外侧；其他所述绝缘材料层(譬如图7至图9中所示的第二绝缘材料层24及所述第三绝缘材料层25)位于所述第二部分232的外侧，且沿所述P型半导体材料层21与所述N半导体材料层22叠置的方向依次叠置。

本实施例中的所述半导体结构的其他结构及特征均与实施例一中所述的半导体结构的结构及特征相同，具体请参阅实施例一，此处不再累述。

本实施例中，所述PN结与同一绝缘材料层相接触，可以减少所述PN结的界面电荷，有利提高所述半导体结构的击穿特性，即使得所述半导体结构的击穿电压提高。

图10为以以下参数的半导体结构与图1中的二极管的电流电压曲线，其中，实线为本发明的半导体结构的电流电压曲线，虚线为图1中的二极管的电流电压曲线；对应于图10的本发明的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的材料为Si₃N₄，第一绝缘材料层23的相对介电常数为7.5，第一绝缘材料层23的第一部分231的长度为3.5μm，第二部分232的长度为0.3μm，第一绝缘材料层23的厚度为10μm，其中，第一部分的231的厚度为4μm，第二部分的厚度为6μm，第二绝缘材料层24的材料为SiO₂，第二绝缘材料层24的相对介电常数为3.9，第二绝缘材料层的长度为3.2μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的材料为氟化的SiO₂，第三绝缘材料层25的相对介电常数为2，第三绝缘材料层的长度为3.2μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图10可知，本发明的半导体结构的击穿电压为2555V，显著高于常规结构的PN结的击穿电压1285V。

图11为以以下参数的半导体结构与图1中的二极管的电流电压曲线，其中，实线为本发明的半导体结构的电流电压曲线，虚线为图1中的二极管的电流电压曲线；对应于图11的本发明的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的材料为Si₃N₄，第一绝缘材料层23的相对介电常数为7.5，第一绝缘材料层23的第一部分231的长度为3.5μm，第二部分232的长度为0.3μm，第一绝缘材料层23的厚度为10μm，其中，第一部分的231的厚度为4μm，第二部分的厚度为6μm，第二绝缘材料层24的材料为Al₂O₃，第二绝缘材料层24的相对介电常数为9.3，第二绝缘材料层的长度为3.2μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的材料为SiO₂，第三绝缘材料层25的相对介电常数为3.9，第三绝缘材料层的长度为3.2μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图11可知，本发明的半导体结构的击穿电压为2050V，显著高于常规结构的PN结的击穿电压1285V。

图12为以以下参数的半导体结构与图1中的二极管的电流电压曲线，其中，实线为本发明的半导体结构的电流电压曲线，虚线为图1中的二极管的电流电压曲线；对应于图12的本发明的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的相对介电常数为1000，第一绝缘材料层23的第一部分231的长度为3.5μm，第二部分232的长度为0.3μm，第一绝缘材料层23的厚度为10μm，其中，第一部分的231的厚度为4μm，第二部分的厚度为6μm，第二绝缘材料层24的相对介电常数为800，第二绝缘材料层的长度为3.5μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的相对介电常数为400，第三绝缘材料层的长度为3.5μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图12可知，本发明的半导体结构的击穿电压为2330V，显著高于常规结构的PN结的击穿电压1285V。

图13为以以下参数的半导体结构与图1中的二极管的击穿偏置点电场E_y沿x＝1，y方向的分布图，(如图2所示，坐标原点取在所述P型半导体材料层21远离所述N型半导体材料层22的表面中心)其中，图13中实现为本发明的半导体结构的击穿偏置点电场E_y沿x＝1，y方向的分布图，虚线为图1中的二极管的击穿偏置点电场E_y沿x＝1，y方向的分布图；对应于图13的半导体结构的具体参数为：PN结材料为GaN，PN结的长度为2μm，PN结的厚度为10μm，P型半导体材料层21的厚度为0.5μm，N型半导体材料层22的厚度为9.5μm，P型掺杂区11的掺杂浓度为3×10¹⁷cm^-3，N型掺杂区12的掺杂浓度为3×10¹⁶cm^-3，第一绝缘材料层23的材料为Si₃N₄，第一绝缘材料层23的相对介电常数为7.5，第一绝缘材料层23的第一部分231的长度为3.5μm，第二部分232的长度为0.3μm，第一绝缘材料层23的厚度为10μm，其中，第一部分的231的厚度为4μm，第二部分的厚度为6μm，第二绝缘材料层24的材料为SiO₂，第二绝缘材料层24的相对介电常数为3.9，第二绝缘材料层的长度为3.2μm，第二绝缘材料层23的厚度为3μm，第三绝缘材料层25的材料为氟化的SiO₂，第三绝缘材料层25的相对介电常数为2，第三绝缘材料层的长度为3.2μm，第三绝缘材料层23的厚度为3μm。需要说明的是，各个结构的长度均为如图2中所示的各个结构的横向尺寸，即沿x方向的尺寸，各个结构的厚度均为如图2中所示的各个结构的纵向尺寸，即沿y方向的尺寸。由图13可知，本发明的半导体结构通过在PN结外侧设置绝缘材料层，使得PN结内部的电场分布更加均匀，有效提升了器件的耐压能力；而常规的PN结电场分布曲线呈三角形，远离结面处的电场逐渐降低，导致器件耐压降低。

实施例三

请参阅图14及图15，本发明还提供一种半导体组件，所述半导体组件包括多个如实施例一或实施例二中所述的半导体结构，图14及图15以包括多个如实施例二中的所述半导体结构作为示例，所述半导体组件同样可以为包括多个如实施例一中所述的半导体结构的结构；多个所述半导体结构呈一字排列以形成并联结构，即相邻的所述半导体结构的绝缘材料层的外壁彼此相接触。

实施例四

本发明还提供一种功率半导体器件，所述功率半导体器件包括实施例一或实施例二中所述的半导体结构。下面，以具体的一些功率半导体器件作为示例予以说明：

请参阅图16，图16为本实施例中的半导体结构应用于垂直扩散场效应晶体管(VDMOS)的截面结构示意图。由图16可知，所述垂直扩散场效应晶体管包括：N型重掺杂衬底37、位于所述N型中掺杂衬底37上表面的N型漂移区36、位于所述N型重掺杂衬底37下表面的漏极33、位于所述N型漂移区36内的P型掺杂基区35、位于所述P型掺杂基区35内的N型重掺杂源区34、位于所述N型漂移区36表面的栅极32、覆盖于所述栅极32外围的介质层38、覆盖于所述介质层38外围且与所述N型重掺杂源区34相接触的源极31及位于上述结构外侧的多层绝缘材料层，其中，所述P型掺杂基区35相当于本实施例中的所述P型半导体材料层21，所述N型漂移区36相当于本实施例中的所述N型半导体材料层22。

请参阅图17，图17为本实施例中的半导体结构应用于应用于绝缘栅双极晶体管(IGBT)的截面结构示意图。由图17可知，所述绝缘栅双极晶体管包括：P型掺杂集电区48、位于所述P型掺杂集电区48上表面的N型漂移区47、位于所述P型掺杂集电区48下表面的集电极43、位于所述N型漂移区47内的P型重掺杂基区46、位于所述P型重掺杂基区46及所述N型漂移区47内的P型掺杂基区45、位于P型掺杂基区45及所述P型重掺杂基区46内的N型重掺杂发射区44、位于所述N型漂移区48表面的栅极42、覆盖于所述栅极42外围的介质层49、覆盖于所述介质层49外围且与所述N型重掺杂发射区44相接触的发射极41及位于上述结构外侧的多层绝缘材料层，其中，所述P型重掺杂基区46相当于本实施例中的所述P型半导体材料层21，所述N型漂移区47相当于本实施例中所述的N型半导体材料层22。

需要说明的是，实施例一中所述的半导体结构同样可以应用于上述垂直扩散场效应晶体管即上述绝缘栅双极晶体管。

综上所述，本发明提供一种半导体结构、半导体组件及功率半导体器件，所述半导体结构包括：P型半导体材料层；N型半导体材料层，与所述P型半导体材料层相邻接，与所述P型半导体材料层共同形成PN结；多层绝缘材料层，位于所述PN结的外侧，且沿所述P型半导体材料层与所述N型半导体材料层叠置的方向分布，相邻所述绝缘材料层的相对介电常数不同。本发明的半导体结构显著优化了器件耐压时的电场分布，大幅提高了器件的击穿电压；避免了结边缘电场集中效应而导致的器件耐压下降，防止了器件提前击穿；本发明避免使用场环和金属场板结构，从而减小了芯片面积，降低了器件的成本，提高了器件的可靠性。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。