半导体器件的制作方法

本发明构思涉及一种半导体器件以及制造半导体器件的方法。例如，本公开涉及包括高密度图案的半导体器件以及形成该半导体器件的图案的方法，该高密度图案形成在半导体器件的高密度区域中并具有超精细的宽度和节距。

背景技术：

高度等比例缩小、高度集成的半导体器件的制造可以涉及形成具有超过光刻工艺的分辨率极限的精细的宽度和间隔的精细图案。因此，会需要形成超过光刻工艺的分辨率极限的精细图案的技术。

技术实现要素：

本公开提供一种半导体器件以及制造半导体器件的方法，其中具有超精细的宽度和节距的高密度图案可以通过利用具有可实施在光刻工艺的分辨率极限以下的尺寸的图案而形成。

本公开还提供一种半导体器件和制造半导体器件的方法，其中垫(例如电接触垫)可以在形成高密度图案期间形成而没有用于形成垫的额外的光刻工艺。

本发明构思的方面不应受到以上描述的限制，其它未提及的方面将从这里描述的示例实施方式而被本领域普通技术人员清楚地理解。

根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：形成在基板上的彼此间隔开的多个线图案，该多个线图案具有第一宽度并在第一方向上平行于彼此延伸，其中所述多个线图案包括：多个线图案中的第一线图案，第一线图案包括在垂直于第一方向的第二方向上具有大于第一宽度的第二宽度的更宽部分；多个线图案中的邻近于第一线图案定位的第二线图案，第二线图案与第一线图案的更宽部分间隔开并关于第一线图案的更宽部分共形地形成；以及从多个线图案中选出并邻近于第二线图案定位的第三线图案，第三线图案包括端部，其中第二线图案形成在第一线图案和第三线图案之间，并且相对于在第三线图案的端部处在交叉第三线图案的第二方向上延伸的线，第一线图案和第二线图案之间的距离基本上与第二线图案和第三线图案之间的距离相同。

多个线图案可以包括多个第二线图案和多个第三线图案，第一线图案的更宽部分在第二方向上从第一线图案的两个侧壁突出，两个第二线图案分别位于更宽部分的两侧，两个第二线图案与第一线图案的更宽部分间隔开并关于第一线图案的更宽部分共形地形成，两个第三线图案分别邻近于相应的第二线图案定位并包括各自的端部，并且相对于在第三线图案的各自的端部处交叉第三线图案的第二方向上延伸的线，相应的第一线图案和相应的第二线图案之间的距离基本上与相应的第二线图案和相应的第三线图案之间的距离相同。两个第二线图案可以相对于第一线图案的更宽部分为彼此镜像的关系。两个第三线图案的端部可以分别在第一方向上面对两个第二线图案的共形地形成的部分。第三线图案的端部可以与第二线图案的共形地形成的部分间隔开与第一宽度基本上相同的距离。更宽部分可以从第一线图案的一个侧壁突出，第二线图案位于面对更宽部分的位置，第三线图案的端部靠近第二线图案的共形地形成的部分定位。

第三线图案的端部可以在第一方向上面对第二线图案的共形地形成的部分。第三线图案的端部可以在第一方向上与第二线图案的共形地形成的部分间隔开与第一宽度基本上相同的距离。在第一方向上，第三线图案的长度可以小于第一线图案和第二线图案的每个的长度。多个线图案还可以包括在第一方向上跨过第二线图案的共形地形成的部分与第三线图案的端部相对地定位的虚设线图案，其中虚设线图案可以具有与第一宽度基本上相同的宽度并平行于第一方向。在第一方向上，虚设线图案的长度可以小于第一线图案和第二线图案的每个的长度。第一线图案的更宽部分可以在第一方向上具有第三宽度，第二线图案的共形地形成的部分在第一方向上具有第四宽度，第四宽度大于第三宽度。第四线图案可以邻近于第三线图案定位，第四线图案与第二线图案的共形地形成的部分之间的最小间距基本上等于第一宽度。

第四线图案可以邻近于第三线图案定位，第四线图案与第二线图案的共形地形成的部分之间的最小间距大于第一宽度。多个线图案可以包括导电材料。半导体器件还可以包括分别在多个线图案中的两个相邻的线图案之间的多个绝缘图案。多个绝缘图案可以在第二方向上具有基本上等于第一宽度的宽度。多个线图案可以包括多个位线，该多个位线被包括在具有该半导体器件的存储装置中。第一线图案的更宽部分可以位于单元阵列区中。第一线图案的更宽部分可以位于页面缓冲器区中。

根据本公开的实施方式，一种半导体器件包括：形成在基板上的多个线图案，具有第一宽度并彼此平行地在第一方向上延伸，多个线图案在垂直于第一方向的第二方向上彼此间隔开，其中所述多个线图案包括：多个线图案中的第一线图案，第一线图案包括具有在第二方向上量取的第二宽度的第一更宽部分，该第二宽度大于在第二方向上量取的第一宽度；多个线图案中的邻近于第一线图案定位的第二线图案，第二线图案包括在第二方向上具有大于第一宽度的第三宽度的第二更宽部分以及关于第一更宽部分共形地形成并与第一更宽部分间隔开的第一共形部分，多个线图案中的邻近于第二线图案定位的第三线图案，第三线图案包括具有在第二方向上的大于第一宽度的第四宽度的第三更宽部分、关于第二更宽部分共形地形成并与第二更宽部分间隔开的第二共形部分、以及靠近第一共形部分定位的端部，其中第二线图案形成在第一线图案和第三线图案之间，并且相对于在第三线图案的端部处在交叉第三线图案的第二方向上延伸的线，第一线图案和第二线图案之间的距离基本上与第二线图案和第三线图案之间的距离相同。

第一更宽部分可以从第一线图案的一个侧壁突出，第二更宽部分可以从第二线图案的一个侧壁突出，第三更宽部分可以从第三线图案的一个侧壁突出。在第一方向上，第三线图案可以具有小于第一线图案和第二线图案的每个的长度。第三线图案的端部可以面对第二线图案的第一共形部分。第二线图案的第二更宽部分与第一共形部分之间在第一方向上的距离可以基本上等于第三线图案的第三更宽部分与第二共形部分之间在第一方向上的距离。

根据本公开的实施方式，一种制造半导体器件的方法包括：形成顺序地层叠在基板上的多个掩模层；在多个掩模层上形成包括多个掩模线图案的第一掩模图案，该多个掩模线图案彼此间隔开并在第一方向上平行于彼此延伸，多个掩模线图案每个具有在垂直于第一方向的第二方向上的第一宽度，多个掩模线图案包括至少一个第一掩模线图案，每个第一掩模线图案具有变化宽度部分，该变化宽度部分在第二方向上具有不同于第一宽度的第二宽度；通过利用第一掩模图案的四重图案化技术(QPT)顺序地图案化多个掩模层以形成最终的掩模图案；用导电层覆盖最终的掩模图案；以及去除导电层直到最终的掩模图案的顶表面被暴露以形成彼此间隔开的多个导电线图案，多个导电线图案具有小于第一宽度的第三宽度并在第一方向上平行于彼此延伸。

形成多个掩模层可以包括在基板上形成第三掩模层、在第三掩模层上形成第二掩模层以及在第二掩模层上形成第一掩模层，其中形成最终的掩模图案可以包括：在第一掩模层和第一掩模图案上形成第一间隔物层，第一间隔物层具有基本上等于第三宽度的厚度；蚀刻第一间隔物层以在第一掩模图案的侧壁上形成第一间隔物以及去除第一掩模图案；通过利用第一间隔物作为蚀刻掩模蚀刻第一掩模层以形成第二掩模图案；在第二掩模层和第二掩模图案上形成第二间隔物层，第二间隔物层具有基本上等于第三宽度的厚度；蚀刻第二间隔物层以在第二掩模图案的侧壁上形成第二间隔物以及去除第二掩模图案；以及通过利用第二间隔物作为蚀刻掩模蚀刻第二掩模层以形成最终的掩模图案。

在形成多个导电线图案期间，多个导电线图案可以包括：第一导电线图案，包括在第二方向上具有大于第三宽度的第四宽度的第一更宽部分；至少一个第二导电线图案，邻近于第一导电线图案定位，至少一个第二导电线图案包括关于第一更宽部分共形地形成并与第一更宽部分间隔开的共形部分；以及至少一个第三导电线图案，邻近于第二导电线图案定位，至少一个第三导电线图案包括靠近共形部分的端部。

多个导电线图案可以包括多个第二导电线图案和多个第三导电线图案，其中第二导电线图案的共形部分可以关于第一更宽部分的两侧定位，第三导电线图案的端部可以邻近于第二导电线图案的共形部分定位。第二导电线图案的共形部分可以具有离开第一更宽部分的侧部的恒定间隔，第三导电线图案的端部可以邻近于第二导电线图案的共形部分定位。在形成第一掩模图案期间，变化宽度部分在第二方向上的第二宽度可以大于第一宽度，并且变化宽度部分包括从第一掩模线图案的两个侧壁对称地突出的突起。在形成第一掩模图案期间，变化宽度部分在第二方向上的第二宽度可以大于第一宽度，并且变化宽度部分包括从第一掩模线图案的一个侧壁突出的突起，其中第一掩模线图案的与第一掩模线图案的所述一个侧壁相反的另一侧壁与第一掩模线图案的具有第一宽度的部分齐平。

在形成第一掩模图案期间，多个第一掩模线图案可以形成为每个包括在第二方向上具有小于第一宽度的第二宽度的变化宽度部分以在相应的第一掩模线图案内形成凹陷，其中两个相邻的第一掩模线图案可以在两个相邻的第一掩模线图案的凹陷处以镜像关系彼此对称。在形成第一掩模图案期间，变化宽度部分在第二方向上的第二宽度可以小于第一宽度，在第一掩模线图案的一个侧壁中形成凹陷。在形成多个导电线图案期间，导电层可以包括金属，去除导电层通过利用化学机械抛光(CMP)工艺而进行。

根据本公开的实施方式，一种制造半导体器件的方法包括：形成顺序地层叠在基板上的多个掩模层；通过光刻工艺在多个掩模层上形成第一掩模图案；在第一掩模图案以及多个掩模层中的第一掩模层上形成第一间隔物层；通过各向异性刻蚀工艺图案化第一间隔物层以形成第一间隔物；去除第一掩模图案；通过利用第一间隔物作为蚀刻掩模的各向异性刻蚀工艺图案化第一掩模层以形成第二掩模图案；去除第一间隔物；在第二掩模图案以及多个掩模层中的第二掩模层上形成第二间隔物层；通过各向异性刻蚀工艺图案化第二间隔物层以形成第二间隔物；去除第二掩模图案；通过利用第二间隔物作为蚀刻掩模的各向异性刻蚀工艺图案化第二掩模层以形成第三掩模图案；去除第二间隔物；在第三掩模图案上以及在基板上形成导电层；以及去除导电层的上部分以暴露第三掩模图案并形成多个导电线图案，其中多个导电线图案中的第一导电线图案在第一方向上延伸并具有在基本上垂直于第一方向的第二方向上的第一宽度，第一导电线图案包括在第二方向上具有比第一宽度大的第二宽度的更宽部分，其中多个导电线图案中的第二导电线图案在第一方向上延伸，第二导电线图案与第一导电线图案间隔开并关于第一导电线图案的更宽部分共形地形成。

第一导电线图案的更宽部分可以是半导体器件的单元阵列区中或者页面缓冲器区中的垫，该方法还包括形成与垫接触的导电通路。多个导电线图案中的第三导电线图案可以在第一方向上延伸并具有端部，并且第一、第二和第三导电线图案在第三导电线图案的端部在第一方向上平行于彼此延伸，其中，相对于在第三导电线图案的端部处在第二方向上延伸并交叉第三导电线图案的线，第一导电线图案和第二导电线图案之间在第二方向上的距离可以基本上与第二导电线图案和第三导电线图案之间的距离相同。第二导电线图案的共形地形成的部分可以位于第一导电线图案的更宽部分与第三导电线图案的端部之间，第二导电线图案的共形地形成的部分与第一导电线图案的更宽部分之间在第一方向上的距离可以基本上与第二线图案的共形地形成的部分与第三导电线图案的端部之间在第一方向上的距离相同。第一掩模图案可以包括在第一方向上延伸的第一掩模图案，第一掩模图案可以包括在第二方向上具有第三宽度的第一部分以及在第二方向上具有不同于第三宽度的第四宽度的第二部分。

附图说明

从以下结合附图的详细描述，本发明构思的示范性实施方式将被更清楚地理解，附图中：

图1是包括根据示范性实施方式的半导体器件的存储器系统的示意性方框图；

图2是包括根据示范性实施方式的半导体器件的垂直单元阵列的等效电路图；

图3A和图3B是根据示范性实施方式的半导体器件的导电线图案和接触垫的布置的示意性平面图；

图4A至图14B是根据示范性实施方式的利用四重图案化技术(QPT)形成半导体器件的图案的工艺的平面图和侧截面图；

图15A至图15F是根据示范性实施方式的形成半导体器件的图案的工艺的平面图；

图16A至图16F是根据示范性实施方式的形成半导体器件的图案的工艺的平面图；

图17A至图17F是根据示范性实施方式的形成半导体器件的图案的工艺的平面图；

图18A至图18F是根据示范性实施方式的形成半导体器件的图案的工艺的平面图；以及

图19A至图19F是根据示范性实施方式的形成半导体器件的图案的工艺的平面图。

具体实施方式

如这里所用的，诸如“......中的至少一个”的表述，当在一列元件之前时，修饰元件的整个列表而不修饰该列表中的单个元件。

现在将在下文参照附图更充分地描述本发明构思，附图中示出本发明构思的示范性实施方式。然而，本发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施方式。这些示例实施方式仅是示例，许多的实施和变化是可以的，而不需要这里提供的细节。还应当强调，本公开提供可选示例的细节，但是这样的可选情形的列举不是穷举的。此外，各种示例之间的细节的任何一致性不应被解释为要求这样的细节，对于这里描述的每个特征列出每个可能的变化是不切实际的。在确定本发明的要求时应当参考权利要求的措辞。在附图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。附图中的相似的附图标记表示相似的元件，因此将省略其描述。

将理解，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而没有脱离本发明构思的范围。如这里所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。

将理解，当一元件被称为“连接到”或“联接到”另一元件时，它可以直接连接到或联接到另一元件，或者可以存在居间的元件。相反，当一元件被称为“直接连接到”或者“直接联接到”另一元件时，没有居间元件存在。用于描述元件之间的关系的其它词语应当以相似的方式解释(例如，“在......之间”和“直接在......之间”、“相邻”和“直接相邻”等)。

这里使用的术语仅是为了描述特定的示范性实施方式的目的，而不旨在限制本发明构思。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。还将理解的，术语“包括”和/或“包含”当在本说明书中使用时，指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。

为了便于描述，这里可以使用空间关系术语诸如“在…之下”、“在…下面”、“下”、“下方”、“之上”、“上”等来描述一个元件或特征与另一个(些)元件或特征如附图所示的关系。将理解，空间关系术语旨在涵盖除了附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，被描述为“在”其它元件或特征“下面”、“之下”或“下方”的元件将取向为在其它元件或特征“之上”。因此，示范性术语“下面”和“下方”可以涵盖之上和之下两种取向。器件可以被另外地取向(旋转90度或在其它的取向)，这里使用的空间关系描述符被相应地解释。此外，还将理解，当一层被称为在两个层“之间”时，它可以是这两个层之间的唯一的层，或者也可以存在一个或多个居间的层。

除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)具有本发明构思所属的领域中的普通技术人员所通常理解的相同的含义。还将理解的，术语诸如通用词典中定义的那些术语应当被解释为具有与它们在相关技术的背景中的含义一致的含义，而不应被解释为理想化或过度形式化的含义，除非这里明确地如此限定。

当一些实施方式可以被另外地实施时，这里描述的相应的工艺步骤可以被另外地进行。例如，以相继次序描述的两个工艺步骤可以基本上同时进行或以相反的次序进行。

例如由制造技术和/或公差引起的图示形状的偏差是可能发生的。因此，本发明构思的实施方式不应被解释为限于这里示出的区域的特定形状，而是包括例如由制造引起的形状偏差。

图1是包括根据一些示范性实施方式的半导体器件的存储器系统1000的示意性方框图。

参照图1，存储器系统1000可以包括主机10、存储器控制器20和快闪存储器30。

存储器控制器20可以用作主机10和快闪存储器30之间的接口并包括缓冲存储器22。尽管没有示出，但是存储器控制器20还可以包括中央处理单元(CPU)、只读存储器(ROM)、随机存取存储器(RAM)以及接口块。

快闪存储器30还可以包括单元阵列32、解码器34、页面缓冲器36、位线选择电路38、数据缓冲器42以及控制单元44。

主机10可以输入数据和写命令到存储器控制器20，存储器控制器20可以控制快闪存储器30以响应于输入的命令而写入数据到单元阵列32。此外，存储器控制器20可以控制快闪存储器30以响应于通过主机10输入的读取命令而读取存储在单元阵列32中的数据。缓冲存储器22可以暂时地存储在主机10与快闪存储器30之间传输的数据。

快闪存储器30的单元阵列32可以包括多个存储器单元。解码器34可以经由字线WL1、...和WLm连接到单元阵列32。解码器34可以从存储器控制器20接收地址并产生选择信号Yi以选择字线WL1、......和WLm中的一个或者选择位线BL1、BL2......和BLn中的一个。页面缓冲器36可以经由位线BL1、BL2......和BLn连接到单元阵列32。

图2是包括根据示范性实施方式的半导体器件的垂直存储单元阵列2000的等效电路图。

图2是图1的单元阵列32的等效电路图。根据示范性实施方式的半导体器件的单元阵列可以是具有图2所示的三维(3D)结构的垂直存储器单元阵列2000或者2D平面单元阵列(未示出)。包括根据本实施方式的半导体器件的垂直存储器单元阵列2000可以包括：多个存储器单元串，包括串联连接的k个存储器单元器件MC1、......和MCk；以及接地选择晶体管GST和串选择晶体管SST，分别串联连接到该k个存储器单元器件MC1、......和MCk的两端。

串联连接的k个存储器单元器件MC1、......和MCk可以分别连接到配置为选择存储器单元器件MC1、......和MCk中的至少一些的字线WL1、......、WLm。

接地选择晶体管GST的栅极端子可以连接到接地选择线GSL，接地选择晶体管GST的源极端子可以连接到公共源线CSL。此外，串选择晶体管SST的栅极端子可以连接到串选择线SSL，串选择晶体管SST的源极端子可以连接到存储器单元器件MCk的漏极端子。

一个接地选择晶体管GST和一个串选择晶体管SST可以连接到串联连接的k个存储器单元器件MC1、......和MCk。在另一情况下，多个接地选择晶体管GST或者多个串选择晶体管SST可以连接到串联连接的k个存储器单元器件MC1、......和MCk。

串选择晶体管SST的漏极端子可以连接到位线BL1、BL2......和BLn。当信号经由串选择线SSL被施加到串选择晶体管SST的栅极端子时，经由位线BL1、BL2......和BLn施加的信号可以被传输到串联连接的k个存储器单元器件MC1、......和MCk，使得数据读取操作或者数据写入操作可以被使能。此外，通过经由接地选择线GSL施加信号到接地选择晶体管GST的栅极端子，可以执行去除存储在k个存储器单元器件MC1、......和MCk中的全部电荷的擦除操作。

根据示范性实施方式，提供一种垂直存储器单元阵列2000。垂直存储器单元阵列2000被整体地形成为存储器单元MC1、......和MCk的阵列的一个或多个物理级(physical level)，具有提供在硅基板上面的有源区以及与存储器单元MC1、......和MCk的操作相关的电路，其中这样的相关电路可以在硅基板上面或者在硅基板内。术语“整体的”是指垂直存储器单元阵列2000的每级的层直接沉积在垂直存储器单元阵列2000的每个下面的级的层上。

在示范性实施方式中，具有3D结构的垂直存储器单元阵列2000可以包括垂直NAND(VNAND)串，其中至少一个存储器单元器件MCk在垂直方向上位于另一存储器单元器件MCk-1上。至少一个存储器单元器件MCk可以包括电荷俘获层。

通过引用而被结合于此的以下专利文件公开了适合于三维存储器阵列的构造，其中三维存储器阵列被配置在多个级，字线和/或位线在各级之间被共用：美国专利第7679133号；美国专利第8553466号；美国专利第8654587号；美国专利第8559235号；以及美国专利公开第2011/0233648号。

在快闪存储器器件当中，NAND快闪存储器器件可以由于其中多个存储器单元被串联连接的结构而具有相对高的集成密度。然而，为了缩小芯片尺寸，通常需要进一步减小NAND快闪存储器器件的设计规则。此外，设计规则的减小已经导致形成NAND快闪存储器器件的图案之间的最小节距的减小。为了根据减小的设计规则形成半导体器件的精细图案，通过使用具有在目前发展的光刻技术的曝光设备和曝光技术的分辨率极限以下可获得的尺寸的图案，这里的实施方式提供一种半导体器件以及制造半导体器件的方法。例如，本公开的某些实施方式提供一种半导体器件以及利用当前的光刻技术制造该半导体器件的方法，该当前的光刻技术可以形成具有在当前光刻技术的分辨率极限以下的尺寸的精细导电线和垫。

图3A和图3B是根据示范性实施方式的半导体器件的导电线图案和接触垫的布置的示意性平面图。

图3A示出根据示范性实施方式的其中形成导电线图案BL1、BL2......和BLn以及接触垫P1A和P1B的第一区域和第二区域。

第一区域可以是单元阵列(参照图1中的32)，第二区域可以是页面缓冲器(参照图1中的36)。此外，导电线图案BL1、BL2......和BLn可以是位线。

接触垫P1A和P1B可以位于第一区域和/或第二区域中。例如，接触垫形成区域CA1和CA2可以仅位于单元阵列(参照图1中的32)中、仅位于页面缓冲器(参照图1中的36)中、或者位于单元阵列32和页面缓冲器36两者中。接触垫可以与导电通路(未示出)物理接触和电接触，该导电通路提供将导电线图案BL1连接到半导体器件的其它层处的布线(例如，金属导电线)或者到半导体器件的基板的导电部分(例如，诸如晶体管的S/D)的垂直通道。例如，当导电线是位线(包括用于连接主位线到页面缓冲器的子位线)时，通路可以用于在接触垫CA1和CA2与页面缓冲器的节点(例如，插设在位线与页面缓冲器的数据锁存器及其它剩余电路之间的传输晶体管的S/D)之间延伸(并接触)。作为另一示例，当导电线是位线时，通路可以用于在接触垫CA1和CA2与连接到NAND单元串(例如包括一组串联连接的EEPROM存储器单元晶体管)的串选择晶体管的S/D之间延伸(并接触)。关于导电线图案BL1、BL2......和BLn以及接触垫P1A和P1B，本发明构思不限于图3A。导电线图案BL1、BL2......和BLn以及接触垫P1A和P1B的位置、布置、形状、方向和数目以及接触垫P1A与P1B之间的位置关系可以取决于半导体器件的设计而变化。

包括接触垫P1A和P1B的导电线图案BL1、BL2......和BLn的制造工艺将在后面参照图4A至图19F详细描述。

参照图3B，根据示范性实施方式，导电线图案BL1、BL2......和BLn可以形成在第一区域和第二区域中，接触垫P1C、P1D和P1E可以形成在第二区域中。

尽管图3B示出其中接触垫P1C、P1D和P1E仅位于第二区域中的示例，但是本发明构思不限于此。

制造接触垫P1C、P1D和P1E的每个的工艺将在后面参照图4A至图19F详细描述。现在将描述接触垫P1C、P1D和P1E之间的布置关系。

半导体器件的第二区域可以包括大量接触垫，用于形成接触垫的预定空间可以被分配以形成大量接触垫。通常，接触垫可以受益于在第二方向上(例如在垂直于线图案延伸的方向的水平方向上)比导电线图案大的宽度。因此，根据一些常规设计，导电线图案之间的节距增大以容纳接触垫，使得所得的半导体器件在一区域中仅包括相对少的数目的导电线图案。

根据示范性实施方式，接触垫P1C、P1D和P1E可以在第一方向上以阶梯形状彼此分开地定位。导电线图案BL1、BL2......和BLn可以形成为使得第一导电线图案BL4包括第一接触垫P1E，邻近于BL4定位的第二导电线图案BL5包括第二接触垫P1D和围绕第一接触垫P1E的弯曲部分，邻近于第二导电线图案BL5定位的第三导电线图案BL6同时包括第三接触垫P1C、围绕第二接触垫P1D的弯曲部分以及靠近弯曲部分定位的端部。因此，相对大的数目的导电线图案可以形成在同一区域中。上述弯曲部分可以关于接触垫(例如P1C和P1D)的轮廓共形地形成，使得在没有弯曲部分的位置处和具有弯曲部分的位置处，导电线图案之间保持恒定的间隔。

例如，由于导电线图案在相邻的导电线图案的接触垫周围共形弯曲，所以导电线图案可以彼此紧密地形成，因此，由接触垫引起的每条导电线的面积或宽度的增大可以通过形成弯曲部分而补偿，使得相对大的数目的导电线图案(例如位线)可以形成在同一区域中(例如，导电线图案可以以小的节距形成，该节距不必由于接触垫的增加而增大)。

将参照图4A至图19F详细描述第一导电线图案BL1、第二导电线图案BL2和第三导电线图案BL3的各自特性。

图4A至图14B是根据一些示范性实施方式的通过利用四重图案化技术(QPT)来形成半导体器件的图案的方法的平面图和侧截面图。

图4A至图14A是形成半导体器件的图案的工艺的顺序的操作的平面图。图4B至图14B是分别沿图4A至图14A的线B-B'截取的侧截面图。

在图4A、5A......和14A中，平行于基板400的顶表面并彼此交叉的两个方向可以分别定义为第一方向和第二方向。例如，第一方向可以以基本上直角交叉第二方向。在附图中，由箭头表示的方向和与其相反的方向将被描述为相同方向。方向的上述定义将同样地应用到所有以下的附图。

参照图4A和图4B，多个掩模层(例如第一掩模层100、第二掩模层200和第三掩模层300)可以提供在基板400上。第一至第三掩模层100、200和300可以是用于形成目标图案的材料层。第一至第三掩模层100、200和300可以包括相同的材料或不同的材料。当第一至第三掩模层100、200和300包括不同的材料时，第一至第三掩模层100、200和300可以具有相同的蚀刻速率、相似的蚀刻速率或者不同的蚀刻速率。

基板400可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或者硅锗(SiGe)。基板400可以是体晶片或者外延层。可选地，基板400可以是半导体基板，诸如绝缘体上硅(SOI)基板或者砷化镓(GaAs)基板。虽然没有被示出，但是单元器件(例如各种类型的有源器件或者无源器件)可以形成在基板400上以形成半导体器件。可选地，基板400可以是包括SiO₂或者其它无机氧化物的绝缘基板或者是玻璃基板。

第一至第三掩模层100、200和300的每个可以是例如多晶硅层。

材料层(未示出)可以形成在第一至第三掩模层100、200和300的每个上。材料层可以包括相对于第一至第三掩模层100、200和300具有足够的蚀刻选择性的任何材料。例如，材料层可以包括碳基材料。例如，材料层可以是无定形碳层(ACL)或者旋涂硬掩模(SOH)。SOH可以包括碳氢化合物或者其衍生物，其可以包含相对高的碳含量，例如碳在重量上为约85％至约99％(基于SOH的总重量)。

第三掩模层300可以形成在基板400上，第二掩模层200可以形成在第三掩模层300上，第一掩模层100可以形成在第二掩模层200上。材料层可以形成在第一掩模层100、第二掩模层200和第三掩模层300的每个上。例如，材料层可以形成在第一至第三掩模层100、200和300中的相邻的掩模层之间以及在第一掩模层100之上。

第一掩模图案M1可以形成在第一掩模层100上或者形成在形成于第一掩模层100上的材料层上。第一掩模图案M1可以包括相对于材料层和随后将形成的第一间隔物层(参照图5B中的110)具有蚀刻选择性的任何材料。第一掩模图案M1可以例如是光致抗蚀剂图案。在这种情况下，形成第一掩模图案M1可以包括形成光致抗蚀剂层以及曝光并显影光致抗蚀剂层。然而，第一掩模图案M1不限于光致抗蚀剂图案。

当第一掩模图案M1是光致抗蚀剂图案时，抗反射层(ARL)(未示出)可以进一步形成在第一掩模层100和第一掩模图案M1之间以形成更精细的图案。ARL可以包括例如SiON。

第一掩模图案M1可以包括多个掩模线图案M1A、M1B和M1C。多个掩模线图案M1A、M1B和M1C可以彼此间隔开并具有相同的掩模线宽度WM并且平行于彼此在第一方向上延伸。多个掩模线图案M1A、M1B和M1C可以包括至少一个第一掩模线图案(例如M1B)，该至少一个第一掩模线图案包括具有不同于掩模线宽度WM的宽度的变化宽度部分PM。虽然示出一个第一掩模线图案M1B，但是本发明构思不限于此，可以提供多个第一掩模线图案M1B。变化宽度部分PM可以具有比第一掩模线图案M1B的其余部分的宽度WM大的宽度。

多个掩模线图案M1A、M1B和M1C的掩模线宽度MW可以大于1F(F可以是恒定的距离，诸如最小特征尺寸)。例如，掩模线宽度WM可以是3F。多个掩模线图案M1A、M1B和M1C之间的距离可以大于掩模线宽度WM。例如，多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以是5F。掩模线宽度WM以及多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以根据最终形成的导电线图案和接触垫的尺寸和布置而改变。例如，掩模线宽度WM以及掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以具有与图4A中的那些不同的值和/或形式。

变化宽度部分PM可以形成在第一掩模线图案M1B的一部分中。变化宽度部分PM可以仅形成在第一掩模线图案M1B的一个侧壁上或者形成在其两个侧壁上。变化宽度部分PM可以从第一掩模线图案M1B突出或者凹陷在第一掩模线图案M1B中。变化宽度部分PM可以形成在第一掩模线图案M1B的该部分中并具有在第一方向上的预定长度。将最终形成的接触垫的位置、尺寸和形状可以取决于变化宽度部分PM的位置、尺寸和形状。

图4A所示的变化宽度部分PM可以从第一掩模线图案M1B的两个侧壁的每个突出额外的宽度2F。因此，变化宽度部分PM可以具有7F的总宽度并具有在第一方向上具有预定长度的矩形形状(可预期，由于典型的半导体工艺技术，该矩形形状将包括从真正的几何矩形的变化，诸如包括圆化的角落)。变化宽度部分PM不限于本实施方式中所示的形状并可以具有如下所述的各种其它形状。

参照图5A和图5B，第一间隔物层110可以共形地形成在第一掩模层100的暴露表面和第一掩模图案M1的整个表面上。第一间隔物层110可以通过使用例如CVD(化学气相沉积)工艺或者ALD(原子层沉积)工艺形成，但是形成第一间隔物层110的方法不限于此。

第一间隔物层110可以包括相对于第一掩模层100和第一掩模图案M1具有蚀刻选择性的任何材料。例如，第一间隔物层110可以包括硅氧化物。

第一间隔物层110的厚度没有被特别地限制。例如，第一间隔物层110的厚度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的1/3。例如，第一间隔物层110可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的厚度。

参照图6A和图6B，第一间隔物层(参照图5B中的110)可以被各向异性地蚀刻以形成第一间隔物110S。

第一间隔物110S可以通过使用例如C_xF_y气体或CH_xF_y气体(这里，x和y的每个是在从1到10的范围的整数)作为主蚀刻气体而形成。可选地，第一间隔物110S可以通过将主蚀刻气体与从O₂气和Ar气中选择的至少一种气体混合而形成。

第一间隔物层(参照图5B中的110)可以通过在蚀刻腔中产生从上述蚀刻气体中选择的蚀刻气体的等离子体而在等离子体气氛中被蚀刻。可选地，第一间隔物层110可以在处于无离子能量(ion-energy-free)状态的所选择的蚀刻气体的气氛中被蚀刻而没有在蚀刻腔中产生等离子体。例如，第一间隔物层110可以通过所选择的蚀刻气体的气体状态而被蚀刻。

第一间隔物110S的宽度可以等于或类似于第一间隔物层110的厚度。第一间隔物110S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第一间隔物110S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图7A和图7B，在形成第一间隔物110S之后，可以去除第一掩模图案(参照图6B中的M1)。

在形成第一间隔物110S之后，第一掩模图案M1可以根据第一掩模图案M1的组成材料而通过使用不同的工艺去除。例如，当第一掩模图案M1包括光致抗蚀剂时，第一掩模图案M1可以通过使用灰化工艺和剥离工艺而去除。第一掩模图案(参照图6B中的M1)的去除可以在第一间隔物110S和第一掩模层100的蚀刻被抑制的条件下进行。

参照图8A和图8B，第一掩模层(参照图7B中的100)可以通过使用第一间隔物110S作为蚀刻掩模被各向异性地蚀刻，从而形成第二掩模图案M2。用于形成第二掩模图案M2的各向异性蚀刻工艺可以为例如反应离子蚀刻(RIE)工艺或者感应耦合等离子体(ICP)蚀刻工艺。

在这种情况下，第一间隔物(参照图7B中的110S)的剩余部分可以保留在第二掩模图案M2上。第一间隔物110S的剩余部分可以为了后续工艺而被去除。

参照图9A和图9B，第二间隔物层210可以共形地形成在第二掩模层200的暴露表面和第二掩模图案M2的整个表面上。第二间隔物层210可以通过使用例如CVD工艺或者ALD工艺形成，但是形成第二间隔物层210的工艺不限于此。

第二间隔物层210可以包括相对于第二掩模图案M2和第二掩模层200具有蚀刻选择性的材料。例如，第二间隔物层210可以包括硅氧化物。

第二间隔物层210的厚度没有被特别地限制并可以例如是多个掩模线图案(参照图4B中的M1A、M1B和M1C)的掩模线宽度WM的1/3。例如，第二间隔物层210可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的厚度。可选地，第二间隔物层210可以形成至等于或者类似于第二掩模图案M2的宽度的厚度。

第一间隔物层(参照图5B中的110)可以包括与第二间隔物层210相同的材料。此外，第一间隔物层(参照图5B中的110)可以形成至与第二间隔物层210相同的厚度。

参照图10A和图10B，第二间隔物层(参照图9B中的210)可以被各向异性地蚀刻以形成第二间隔物210S。

由于通过各向异性地蚀刻第二间隔物层(参照图9B中的210)而形成第二间隔物210S的方法与参照图6A和图6B描述的方法相同，所以其详细描述被省略。

第二间隔物210S可以形成在第二掩模图案M2的两个侧壁上，使得第二间隔物210S、第二掩模图案M2和第二掩模层200的暴露部分的宽度的比例为约1:1:1。此外，第二间隔物210S的宽度、第二掩模图案M2的宽度和第二掩模层200的暴露部分的宽度中的每个可以等于或者类似于将最终形成的导电线图案的宽度(即，1F)。

参照图11A和图11B，在形成第二间隔物210S之后，第二掩模图案(参照图10B中的M2)可以被去除。

第二掩模图案(参照图10B中的M2)的去除可以在第二间隔物210S和第二掩模层200的蚀刻被抑制的条件下被进行。

参照图12A和图12B，第二掩模层(参照图11B中的200)可以通过使用第二间隔物210S作为蚀刻掩模被各向异性地蚀刻，从而形成第三掩模图案M3。用于形成第三掩模图案M3的各向异性蚀刻工艺可以通过使用例如RIE工艺或者ICP蚀刻工艺而进行。

在这种情况下，第二间隔物(参照图11B中的210S)的剩余部分可以保留在第三掩模图案M3上。第二间隔物210S的剩余部分可以为了后续工艺而被去除。

参照图13A和图13B，第三掩模层300的暴露表面和第三掩模图案M3的整个表面可以用导电层500覆盖。导电层500可以形成至足够的厚度以填充第三掩模图案M3中包括的掩模线图案之间的空间并覆盖第三掩模图案M3。

导电层500可以包括铜(Cu)或者铜合金。在铜(Cu)籽层(未示出)形成在第三掩模层300的暴露表面和第三掩模图案M3上之后，导电层500可以通过使用电镀工艺形成在铜籽层上。在另一情况下，第三掩模图案M3可以用作用于电镀工艺的籽层。在这种情况下，铜籽层的形成可以被省略。

例如，导电层500可以包括铝(Al)、钨(W)、铑(Rh)、锇(Os)、钛(Ti)、钽(Ta)、钯(Pd)、铂(Pt)、钼(Mo)、金属硅化物或者其组合。

参照图14A和图14B，形成在第三掩模层300的暴露表面和第三掩模图案M3的整个表面上的导电层(参照图13B中的500)可以被去除以形成多个导电线图案510。去除工艺可以通过使用第三掩模图案M3作为去除停止层而进行。例如，第三掩模图案M3的顶表面可以通过使用去除工艺平坦化导电层(参照图13B中的500)而被暴露。例如，多个导电线图案510的顶表面可以与第三掩模图案M3的顶表面共平面。多个导电线图案510可以通过第三掩模图案M3而彼此电绝缘。

去除工艺可以通过使用化学机械抛光(CMP)工艺或回蚀刻工艺进行。导电层(参照图13B中的500)的去除可以在第三掩模图案M3的去除被抑制的条件下进行。当导电层500通过使用CMP工艺被去除时，第三掩模图案M3的去除可以通过调节浆料、抛光垫和抛光条件而被抑制。

如上所述，可超过分辨率极限的超精细图案可以通过使用QPT而形成。例如，具有大于最小特征尺寸(1F)的宽度的第一掩模图案(参照图4B中的M1)可以通过使用一次光刻工艺形成。通过使用第一掩模图案M1并通过第二掩模图案M2，如上所述，可以形成具有宽度1F的第三掩模图案M3。构成第三掩模图案M3的四个掩模线图案可以通过第一掩模图案M1中包括的一个掩模线图案形成或者可以对应于第一掩模图案M1中包括的一个掩模线图案。镶嵌工艺可以通过利用第三掩模图案M3作为绝缘线图案而进行，从而可以最终形成具有宽度1F的多个导电线图案510。

多个导电线图案510可以包括第一导电线图案L1、第二导电线图案L2、第三导电线图案L3、第四导电线图案L4以及虚设导电线图案LD。多个导电线图案510可以具有相同的宽度。

第一导电线图案L1可以包括突起部分P11，突起部分P11可以具有在第二方向上的宽度W12和在第一方向上的宽度W13。突起部分P11的宽度W12可以大于第一导电线图案L1的宽度W1。突起部分P11可以形成在单元阵列区和/或页面缓冲器区中。突起部分P11可以是接触垫。突起部分P11和本公开中描述的类似形状在整个本公开中也可以被称为更宽部分。

突起部分P11可以从第一导电线图案L1的两个侧壁突出，突起部分P11的宽度W12可以具有5F的尺寸。

多个第二导电线图案L2可以邻近于第一导电线图案L1形成并分别包括围绕突起部分P11的弯曲部分P12。每个第二导电线图案L2的弯曲部分P12可以具有在第一方向上的宽度W14，弯曲部分P12的宽度W14可以大于突起部分P11的宽度W13。

在通过使用第一掩模图案(参照图4A中的M1)的变化宽度部分PM形成第一导电线图案L1的突起部分P11期间，邻近于第一导电线图案L1的第二导电线图案L2可以形成为包括弯曲部分P12。

多个第三导电线图案L3可以邻近于第二导电线图案L2形成并分别具有面对第二导电线图案L2的弯曲部分P12的端部P13。

由于第二导电线图案L2的弯曲部分P12，在第一方向上，第三导电线图案L3的长度可以小于第一导电线图案L1和第二导电线图案L2的每个长度。

例如，由于第二导电线图案L2的弯曲部分P12，虚设导电线图案LD可以在与第三导电线图案L3的端部P13面对第二导电线图案L2的弯曲部分P12的方向相反的方向上形成。例如，虚设导电线图案LD可以形成在与第二导电线图案L2的弯曲部分P12分开的一侧，第三导电线图案L3的端部P13可以形成在与弯曲部分P12分开的相反侧。虚设导电线图案LD可以具有第一宽度并平行于第一方向。第三导电线图案L3和虚设导电线图案LD可以分别位于直线中。例如，第三导电线图案L3和虚设导电线图案LD可以设置在相同的线中但是在彼此分离的不同位置。第三导电线图案L3和虚设导电线图案LD的位置可以交换。

例如，多个第三导电线图案L3可以与多个虚设导电线图案LD间隔开并使第二导电线图案L2的弯曲部分P12位于其间。

多个虚设导电线图案LD可以邻近于第二导电线图案L2形成并分别具有面对第二导电线图案L2的弯曲部分P12的端部P13。

第四导电线图案L4可以邻近于第三导电线图案L3形成。第四导电线图案L4和第二导电线图案L2的弯曲部分P12之间的最小间距可以等于或类似于第一导电线图案L1的宽度W1。例如，由于第三掩模图案M3形成在多个导电线图案510之间并且第三掩模图案M3的宽度等于或者类似于多个导电线图案510的宽度，所以第四导电线图案L4和第二导电线图案L2的弯曲部分P12之间的最小间距可以等于或类似于第三掩模图案M3的宽度。

图15A至图15F是根据一些示范性实施方式的形成半导体器件的图案的工艺的平面图。

与图4A至图14B描述的相同的元件和功能的详细描述将被省略。

参照图15A，第一掩模图案M1可以形成在第一掩模层100上或形成在形成于第一掩模层100上的材料层上。第一掩模图案M1可以包括多个掩模线图案M1A、M1B和M1C。多个掩模线图案M1A、M1B和M1C的掩模线宽度WM可以大于1F。1F可以是通过使用第一掩模图案M1和后续的图案的工艺的多个步骤随后形成的最终导电线图案的目标宽度。多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以大于掩模线宽度WM。掩模线宽度WM以及多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以根据将最终形成的导电线图案和接触垫的尺寸和布置而改变。例如，掩模线宽度WM以及掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以具有与图15A中的那些不同的值和/或形式。

变化宽度部分PM可以形成在第一掩模线图案M1B的一部分中。变化宽度部分PM可以从第一掩模线图案M1B的两个侧壁的每个在第二方向突出1F的宽度并具有5F的总宽度。例如，变化宽度部分PM可以具有在第一方向上具有预定长度的矩形形状。由于将最终形成的接触垫的位置、尺寸和形状取决于变化宽度部分PM的位置、尺寸和形状，所以变化宽度部分PM的位置、尺寸和形状可以变化。例如，变化宽度部分PM的位置、尺寸和形状可以具有与图15A的那些不同的值和/或形式。

参照图15B，第一间隔物层可以共形地形成在第一掩模层100的暴露表面和第一掩模图案M1的整个表面上，并被各向异性地蚀刻以形成第一间隔物110S。

第一间隔物110S的宽度可以等于或类似于第一间隔物层的厚度。第一间隔物110S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的1/3。例如，第一间隔物110S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图15C，在形成第一间隔物(参照图15B中的110S)之后，可以去除第一掩模图案(参照图15B中的M1)。之后，第一掩模层(参照图15B中的100)可以通过使用第一间隔物110S作为蚀刻掩模被各向异性地蚀刻，使得第二掩模图案M2可以形成在第二掩模层200上。

参照图15D，第二间隔物层可以共形地形成在第二掩模层200的暴露表面和第二掩模图案M2的整个表面上，并被各向异性地蚀刻以形成第二间隔物210S。

第二间隔物210S的宽度可以等于或者类似于第二间隔物层的厚度。第二间隔物210S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的1/3。例如，第二间隔物210S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图15E，第二掩模层(参照图15D中的200)可以通过使用第二间隔物(参照图15D中的210S)作为蚀刻掩模被各向异性地蚀刻，使得第三掩模图案M3可以形成在第三掩模层300上。

参照图15F，可超过分辨率极限的超精细图案可以通过使用QPT形成。例如，可以通过利用一次光刻工艺形成具有大于最终导电线图案的目标宽度1F的宽度的第一掩模图案(参照图15A中的M1)。通过使用第一掩模图案M1以及通过第二掩模图案M2，如上所述，可以形成具有宽度1F的第三掩模图案M3。构成第三掩模图案M3的四个掩模线图案可以通过第一掩模图案M1中包括的一个掩模线图案而形成并可以对应于第一掩模图案M1中包括的一个掩模线图案。镶嵌工艺可以通过使用第三掩模图案M3作为绝缘线图案而进行，从而可以最终形成具有宽度1F的多个导电线图案510。

多个导电线图案510可以包括第一导电线图案L1、第二导电线图案L2、第三导电线图案L3、第四导电线图案L4以及虚设导电线图案LD。多个导电线图案510可以具有相同的宽度。

第一导电线图案L1可以包括突起部分P21，突起部分P21可以具有在第二方向上的宽度W22和在第一方向上的宽度W23。突起部分P21的宽度W22可以大于第一导电线图案L1的宽度W1。突起部分P21可以形成在单元阵列区和/或页面缓冲器区中。突起部分P21可以是接触垫。

突起部分P21可以从第一导电线图案L1的两个侧壁突出，突起部分P21的宽度W22可以具有3F的尺寸，为导电线图案L1的宽度的三倍。

多个第二导电线图案L2可以邻近于第一导电线图案L1形成并分别包括围绕突起部分P21的弯曲部分P22。每个第二导电线图案L2的弯曲部分P22可以具有在第一方向上的宽度W24，每个弯曲部分P22的宽度W24可以大于突起部分P21的宽度W23。

在通过使用第一掩模图案(参照图15A中的M1)的变化宽度部分PM形成第一导电线图案L1的突起部分P21的工艺期间，邻近于第一导电线图案L1的第二导电线图案L2可以形成为包括弯曲部分P22。

多个第三导电线图案L3可以邻近于第二导电线图案L2形成。每个第三导电线图案L3可以具有位于与第二导电线图案L2的弯曲部分P22分开的线中的端部P23。例如，第三导电线图案L3的端部P23可以靠近弯曲部分P22设置，并与弯曲部分P22电绝缘。

由于第二导电线图案L2的弯曲部分P22，在第一方向上，第三导电线图案L3可以具有小于第一导电线图案L1和第二导电线图案L2的每个长度的长度。例如，第二导电线图案L2的弯曲部分P22可以在第一方向上阻挡第三导电线图案L3。

例如，由于第二导电线图案L2的弯曲部分P22，虚设导电线图案LD可以跨过第二导电线图案L2的弯曲部分P22而与第三导电线图案L3的端部P23相对地形成。虚设导电线图案LD可以具有第一宽度并平行于第一方向。第三导电线图案L3和虚设导电线图案LD可以分别位于直线中。例如，第三导电线图案L3和虚设导电线图案LD可以设置在相同的线中但是在彼此分离的不同位置。

多个虚设导电线图案LD可以邻近于第二导电线图案L2形成。每个虚设导电线图案LD可以具有位于与第二导电线图案L2的弯曲部分P22分开的线中的端部PD2。例如，多个虚设导电线图案LD可以平行于第二导电线图案L2并紧挨着第二导电线图案L2形成，除了弯曲部分P22之外。

第四导电线图案L4可以邻近于第三导电线图案L3，第四导电线图案L4与第二导电线图案L2的弯曲部分P22之间的最小间距可以等于或类似于第一导电线图案L1的宽度W1的两倍。例如，第三掩模图案M3可以形成在多个导电线图案510之间，第三掩模图案M3的宽度可以等于或类似于多个导电线图案510的宽度，并且第三掩模图案M3可以在第四导电线图案L4与第二导电线图案L2的弯曲部分P22之间彼此接触并彼此成一体。因此，第四导电线图案L4与第二导电线图案的弯曲部分P22之间的最小间距可以等于或类似于第三掩模图案M3的其它部分的宽度的两倍。例如，第四导电线图案L4与第二导电线图案L2的弯曲部分P22之间的距离可以为约2W1或者2F。

图16A至图16F是根据一些示范性实施方式的形成半导体器件的图案的工艺的平面图。

与图4A至图14B描述的相同的元件和功能的详细描述将被省略。

参照图16A，第一掩模图案M1可以形成在第一掩模层100上或者形成在形成于第一掩模层100上的材料层上。第一掩模图案M1可以包括多个掩模线图案，例如掩模线图案M1A、M1B和M1C。多个掩模线图案M1A、M1B和M1C的掩模线宽度WM可以大于通过使用掩模线图案M1形成的最终导电线图案的目标宽度1F。多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以大于掩模线宽度WM。掩模线宽度WM以及多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以根据将最终形成的导电线图案和接触垫的尺寸和布置而改变。例如，掩模线宽度WM以及掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以具有与图16A中的那些不同的值和/或形式。

例如，多个掩模线图案M1A、M1B和M1C的宽度可以是3F，多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以是5F。变化宽度部分PM可以形成在第一掩模线图案M1A和M1B的部分中。例如，每个变化宽度部分PM可以通过使第一掩模线图案M1A和M1B之一的一个侧壁凹入宽度1F而形成，第一掩模线图案M1A和M1B的变化宽度部分PM的每个可以具有宽度2F，变化宽度部分PM之间的距离可以是7F。因此，可以形成在第一方向上具有预定长度的矩形形状。例如，空的矩形形状可以形成在第一掩模线图案M1A和M1B之间并由第一掩模线图案M1A和M1B形成，该矩形形状具有在第二方向上的宽度7F以及在第一方向上的预定长度。变化宽度部分PM可以凹入使得相邻的第一掩模线图案M1A和M1B以镜像关系对称地设置。由于将最终形成的接触垫的位置、尺寸和形状取决于变化宽度部分PM的位置、尺寸和形状，所以变化宽度部分PM的位置、尺寸和形状可以变化。例如，变化宽度部分PM的位置、尺寸和形状可以具有与图16A的那些不同的值和/或形式。

参照图16B，第一间隔物层可以共形地形成在第一掩模层100的暴露表面和第一掩模图案M1的整个表面上，并被各向异性地蚀刻以形成第一间隔物110S。

第一间隔物110S的宽度可以等于或类似于第一间隔物层的厚度。第一间隔物110S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第一间隔物110S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图16C，在形成第一间隔物(参照图16B中的110S)之后，可以去除第一掩模图案(参照图16B中的M1)。然后，第一掩模层(参照图16B中的100)可以通过使用第一间隔物(参照图16B中的110S)作为蚀刻掩模被各向异性地蚀刻，从而在第二掩模层200上形成第二掩模图案M2。

参照图16D，第二间隔物层可以共形地形成在第二掩模层200的暴露表面和第二掩模图案M2的整个表面上，并被各向异性地蚀刻以形成第二间隔物210S。

第二间隔物210S的宽度可以等于或类似于第二间隔物层的厚度。第二间隔物210S的宽度可以为多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第二间隔物210S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图16E，第二掩模层(参照图16D中的200)可以通过使用第二间隔物(参照图16D中的210S)作为蚀刻掩模被各向异性地蚀刻，使得第三掩模图案M3可以形成在第三掩模层300上。

参照图16F，可超过分辨率极限的超精细图案可以通过使用QPT形成。例如，具有大于最终导电线图案的目标宽度1F的宽度的第一掩模图案(参照图16A中的M1)可以通过使用一次光刻工艺形成。通过使用第一掩模图案M1以及通过第二掩模图案M2，如上所述，可以形成具有宽度1F的第三掩模图案M3。构成第三掩模图案M3的四个掩模线图案可以通过第一掩模图案M1中包括的一个掩模线图案形成并可以对应于第一掩模图案M1中包括的一个掩模线图案。镶嵌工艺可以通过使用第三掩模图案M3作为绝缘线图案而进行，从而可以最终形成具有宽度1F的多个导电线图案510。

多个导电线图案510可以包括第一导电线图案L1、第二导电线图案L2、第三导电线图案L3、第四导电线图案L4以及虚设导电线图案LD。多个导电线图案510可以具有相同的宽度。

第一导电线图案L1可以包括突起部分P31，突起部分P31可以具有在第二方向上的宽度W32和在第一方向上的宽度W33。突起部分P31的宽度W32可以大于第一导电线图案L1的宽度W1。突起部分P31可以形成在单元阵列区和/或页面缓冲器区中。突起部分P31可以是接触垫。

突起部分P31可以从第一导电线图案L1的两个侧壁突出，突起部分P31的宽度W32可以具有3F的尺寸，为导电线图案L1-L4的宽度的三倍。

多个第二导电线图案L2可以邻近于第一导电线图案L1形成并分别包括围绕突起部分P31的弯曲部分P32。第二导电线图案L2的弯曲部分P32的每个可以具有在第一方向上的宽度W34，弯曲部分P32的宽度W34可以大于突起部分P31的宽度W33。

在通过使用第一掩模图案(参照图16A中的M1)的变化宽度部分PM形成第一导电线图案L1的突起部分P31的工艺期间，邻近于第一导电线图案L1的第二导电线图案L2可以形成为分别包括弯曲部分P32。

多个第三导电线图案L3可以邻近于第二导电线图案L2形成。每个第三导电线图案L3可以具有位于与第二导电线图案L2的弯曲部分P32分开的线中的端部P33。

由于第二导电线图案L2的弯曲部分，在第一方向上，第三导电线图案L3可以具有小于第一导电线图案L1和第二导电线图案L2的每个长度的长度。

例如，由于第二导电线图案L2的弯曲部分P32，虚设导电线图案LD可以跨过第二导电线图案L2的弯曲部分P32而与第三导电线图案L3的端部P33相对地形成。虚设导电线图案LD可以具有第一宽度并平行于第一方向。第三导电线图案L3和虚设导电线图案LD可以分别位于直线中。例如，第三导电线图案L3和虚设导电线图案LD可以设置在相同的线中但是在彼此分离的不同位置。

多个虚设导电线图案LD可以邻近于第二导电线图案L2形成。每个虚设导电线图案LD可以具有位于与第二导电线图案L2的弯曲部分P32分开的线中的端部PD3。

第四导电线图案L4可以邻近于第三导电线图案L3形成，第四导电线图案L4与第二导电线图案L2的弯曲部分P32之间的最小间距可以等于或类似于第一导电线图案L1的宽度W1的两倍。例如，第三掩模图案M3可以位于多个导电线图案510之间，第三掩模图案M3的宽度可以等于或类似于多个导电线图案510的宽度，并且第三掩模图案M3可以在第四导电线图案L4与第二导电线图案L2的弯曲部分P32之间彼此接触并彼此成一体。因此，第四导电线图案L4与第二导电线图案L2的弯曲部分P32之间的最小间距可以等于或类似于第三掩模图案M3的其余部分的宽度的两倍。例如，第四导电线图案L4与第二导电线图案L2的弯曲部分P22之间的距离可以为约2W1或者2F。

图17A至图17F是根据一些示范性实施方式的形成半导体器件的图案的工艺的平面图。

与图4A至图14B描述的相同的元件和功能的详细描述将被省略。

参照图17A，第一掩模图案M1可以形成在第一掩模层100上或者形成在形成于第一掩模层100上的材料层上。第一掩模图案M1可以包括多个掩模线图案M1A、M1B和M1C。多个掩模线图案M1A、M1B和M1C的掩模线宽度WM可以大于最终导电线图案的目标宽度1F。多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以大于掩模线宽度WM。掩模线宽度WM以及多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以根据将最终形成的导电线图案和接触垫的尺寸和布置而改变。例如，掩模线宽度WM以及掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以具有与图17A中的那些不同的值和/或形式。

变化宽度部分PM可以形成在第一掩模线图案M1A和M1B的部分中。变化宽度部分PM可以分别在第一掩模线图案M1A和M1B的侧壁中凹入宽度2F。因此，第一掩模线图案M1A和M1B的变化宽度部分PM的每个可以具有宽度1F，变化宽度部分PM之间的距离可以是9F，可以形成在第一方向上具有预定长度的矩形形状。例如，空的矩形形状可以形成在第一掩模线图案M1A和M1B之间并由第一掩模线图案M1A和M1B形成，该矩形形状具有在第二方向上的宽度9F以及在第一方向上的预定长度。变化宽度部分PM可以被凹入使得彼此相邻地设置的第一掩模线图案M1A和M1B以镜像关系彼此对称。由于将最终形成的接触垫的位置、尺寸和形状取决于变化宽度部分PM的位置、尺寸和形状，所以变化宽度部分PM的位置、尺寸和形状可以变化。例如，变化宽度部分PM的位置、尺寸和形状可以具有与图17A的那些不同的值和/或形式。

参照图17B，第一间隔物层可以共形地形成在第一掩模层100的暴露表面和第一掩模图案M1的整个表面上，并被各向异性地蚀刻以形成第一间隔物110S。

第一间隔物110S的宽度可以等于或类似于第一间隔物层的厚度。第一间隔物110S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第一间隔物110S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图17C，在形成第一间隔物(参照图17B中的110S)之后，可以去除第一掩模图案(参照图17B中的M1)。之后，第一掩模层(参照图17B中的100)可以通过使用第一间隔物110S作为蚀刻掩模被各向异性地蚀刻，使得第二掩模图案M2可以形成在第二掩模层200上。

参照图17D，第二间隔物层可以共形地形成在第二掩模层200的暴露表面和第二掩模图案M2的整个表面上，并被各向异性地蚀刻以形成第二间隔物210S。

第二间隔物210S的宽度可以等于或类似于第二间隔物层的厚度。第二间隔物210S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第二间隔物210S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图17E，第二掩模层(参照图17D中的200)可以通过使用第二间隔物(参照图17D中的210S)作为蚀刻掩模被各向异性地蚀刻，以在第三掩模层300上形成第三掩模图案M3。

参照图17F，可超过分辨率极限的超精细图案可以通过使用QPT形成。例如，具有大于1F的宽度的第一掩模图案(参照图17A中的M1)可以通过使用一次光刻工艺而形成。通过使用第一掩模图案M1以及通过第二掩模图案M2，如上所述，可以形成具有宽度1F的第三掩模图案M3。构成第三掩模图案M3的四个掩模线图案可以通过第一掩模图案M1中包括的一个掩模线图案形成并可以对应于第一掩模图案M1中包括的一个掩模线图案。镶嵌工艺可以通过使用第三掩模图案M3作为绝缘线图案而进行，从而可以最终形成具有宽度1F的多个导电线图案510。

多个导电线图案510可以包括第一导电线图案L1、第二导电线图案L2、第三导电线图案L3、第四导电线图案L4以及虚设导电线图案LD。多个导电线图案510可以具有相同的宽度。

第一导电线图案L1可以包括突起部分P41，突起部分P41可以具有在第二方向上的宽度W42和在第一方向上的宽度W43。突起部分P41的宽度W42可以大于第一导电线图案L1的宽度W1。突起部分P41可以形成在单元阵列区和/或页面缓冲器区中。突起部分P41可以是接触垫。

突起部分P41可以从第一导电线图案L1的两个侧壁突出，突起部分P41的宽度W42可以具有5F的尺寸。

多个第二导电线图案L2可以邻近于第一导电线图案L1形成并分别包括围绕突起部分P41的弯曲部分P42。第二导电线图案L2的弯曲部分P42的每个可以具有在第一方向上的宽度W44，每个弯曲部分P42的宽度W44可以大于突起部分P41的宽度W43。

在通过使用第一掩模图案(参照图17A中的M1)的变化宽度部分PM形成第一导电线图案L1的突起部分P41的工艺期间，邻近于第一导电线图案L1的第二导电线图案L2可以形成为包括弯曲部分P42。

多个第三导电线图案L3可以邻近于第二导电线图案L2形成并分别包括面对第二导电线图案L2的弯曲部分P42的端部P43。

由于第二导电线图案L2的弯曲部分P42，在第一方向上，第三导电线图案L3可以具有小于第一导电线图案L1和第二导电线图案L2的每个长度的长度。

例如，由于第二导电线图案L2的弯曲部分P42，虚设导电线图案LD可以在与第三导电线图案L3的端部P43面对第二导电线图案L2的弯曲部分P42的方向相反的方向上形成。例如，虚设导电线图案LD可以形成在与第二导电线图案L2的弯曲部分P42分开的一侧，第三导电线图案L3的端部P43可以形成在与弯曲部分P42分开的相反侧。虚设导电线图案LD可以具有第一宽度并平行于第一方向。第三导电线图案L3和虚设导电线图案LD可以分别位于直线中。例如，第三导电线图案L3和虚设导电线图案LD可以设置在相同的线中但是在彼此分离的不同位置。

例如，多个第三导电线图案L3可以与多个虚设导电线图案LD间隔开，使第二导电线图案L2的弯曲部分P42位于其间。

多个虚设导电线图案LD可以邻近于第二导电线图案L2形成并分别具有面对第二导电线图案L2的弯曲部分P42的端部PD4。

第四导电线图案L4可以邻近于第三导电线图案L3，第四导电线图案L4与第二导电线图案L2的弯曲部分P42之间的最小间距可以等于或类似于第一导电线图案L1的宽度W1。例如，由于第三掩模图案M3形成在多个导电线图案510之间并且第三掩模图案M3的宽度等于或类似于多个导电线图案510的宽度，所以第四导电线图案L4和第二导电线图案L2的弯曲部分P42之间的最小间距可以等于或类似于第三掩模图案M3的宽度。

图18A至图18F是根据一些示范性实施方式的形成半导体器件的图案的工艺的平面图。

与图4A至14B描述的相同的元件和功能的详细描述将被省略。

参照图18A，第一掩模图案M1可以形成在第一掩模层100上或形成在形成于第一掩模层100上的材料层上。第一掩模图案M1可以包括多个掩模线图案，例如掩模线图案M1A、M1B和M1C。多个掩模线图案M1A、M1B和M1C的掩模线宽度WM可以大于最终导电线图案的目标宽度1F。多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以大于掩模线宽度WM。掩模线宽度WM以及多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以根据将最终形成的导电线图案和接触垫的尺寸和布置而改变。例如，掩模线宽度WM以及掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以具有与图18A中的那些不同的值和/或形式。

变化宽度部分PM可以形成在第一掩模线图案M1B的一部分中。变化宽度部分PM可以从第一掩模线图案M1B的一个侧壁突出2F的宽度并具有总宽度5F。因此，变化宽度部分PM可以具有在第一方向上具有预定长度的矩形形状。由于将最终形成的接触垫的位置、尺寸和形状取决于变化宽度部分PM的位置、尺寸和形状，所以变化宽度部分PM的位置、尺寸和形状可以变化。例如，变化宽度部分PM的位置、尺寸和形状可以具有与图18A的那些不同的值和/或形式。

参照图18B，第一间隔物层可以共形地形成在第一掩模层100的暴露表面和第一掩模图案M1的整个表面上，并被各向异性地蚀刻以形成第一间隔物110S。

第一间隔物110S的宽度可以等于或类似于第一间隔物层的厚度。第一间隔物110S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第一间隔物110S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图18C，在形成第一间隔物(参照图18B中的110S)之后，可以去除第一掩模图案(参照图18B中的M1)。之后，第一掩模层(参照图18B中的100)可以通过使用第一间隔物110S作为蚀刻掩模被各向异性地蚀刻，以在第二掩模层200上形成第二掩模图案M2。

参照图18D，第二间隔物层可以共形地形成在第二掩模层200的暴露表面和第二掩模图案M2的整个表面上，并被各向异性地蚀刻以形成第二间隔物210S。

第二间隔物210S的宽度可以等于或类似于第二间隔物层的厚度。第二间隔物210S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第二间隔物210S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图18E，第二掩模层(参照图18D中的200)可以通过使用第二间隔物(参照图18D中的210S)作为蚀刻掩模被各向异性地蚀刻，以在第三掩模层300上形成第三掩模图案M3。

参照图18F，可超过分辨率极限的超精细图案可以通过使用QPT形成。例如，具有大于1F的宽度的第一掩模图案(参照图18A中的M1)可以通过使用一次光刻工艺而形成。通过使用第一掩模图案M1以及通过第二掩模图案M2，如上所述，可以形成具有宽度1F的第三掩模图案M3。构成第三掩模图案M3的四个掩模线图案可以通过第一掩模图案M1中包括的一个掩模线图案形成并可以对应于第一掩模图案M1中包括的一个掩模线图案。镶嵌工艺可以通过使用第三掩模图案M3作为绝缘线图案而进行，从而可以最终形成具有宽度1F的多个导电线图案510。

多个导电线图案510可以包括第一导电线图案L1、第二导电线图案L2、第三导电线图案L3、第四导电线图案L4以及虚设导电线图案LD。多个导电线图案510可以具有相同的宽度。

第一导电线图案L1可以包括突起部分P51，突起部分P51可以具有在第二方向上的宽度W52和在第一方向上的宽度W53。突起部分P51的宽度W52可以大于第一导电线图案L1的宽度W1。突起部分P51可以形成在单元阵列区和/或页面缓冲器区中。突起部分P51可以是接触垫。

突起部分P51可以从第一导电线图案L1的一个侧壁突出，突起部分P51的宽度W52可以具有3F的尺寸。

第二导电线图案L2可以邻近于第一导电线图案L1形成并包括可围绕突起部分P51的弯曲部分P52。第二导电线图案L2的弯曲部分P52可以具有在第一方向上的宽度W54，弯曲部分P52的宽度W54可以大于突起部分P51的宽度W53。

在通过使用第一掩模图案(参照图18A中的M1)的变化宽度部分PM形成第一导电线图案L1的突起部分P51的工艺期间，邻近于第一导电线图案L1的第二导电线图案L2可以形成为包括弯曲部分P52。

第三导电线图案L3可以邻近于第二导电线图案L2形成并具有可面对第二导电线图案L2的弯曲部分P52的端部P53。

由于第二导电线图案L2的弯曲部分P52，在第一方向上，第三导电线图案L3可以具有小于第一导电线图案L1和第二导电线图案L2的每个长度的长度。

例如，由于第二导电线图案L2的弯曲部分P52，虚设导电线图案LD可以形成在与第三导电线图案L3的端部P53面对第二导电线图案L2的弯曲部分P52的方向相反的方向上。例如，虚设导电线图案LD可以形成在与第二导电线图案L2的弯曲部分P52分开的一侧，第三导电线图案L3的端部P53可以形成在与弯曲部分P52分开的相反侧。虚设导电线图案LD可以具有第一宽度并平行于第一方向。第三导电线图案L3和虚设导电线图案LD可以位于直线中。例如，第三导电线图案L3和虚设导电线图案LD可以设置在相同的线中但是在彼此分离的不同位置。

例如，第三导电线图案L3和虚设导电线图案LD可以形成为彼此分开，使第二导电线图案L2的弯曲部分P52位于其间。

虚设导电线图案LD可以邻近于第二导电线图案L2形成并具有可面对第二导电线图案L2的弯曲部分P52的端部PD5。

第四导电线图案L4可以邻近于第三导电线图案L3形成，第四导电线图案L4与第二导电线图案L2的弯曲部分P52之间的最小间距可以等于或者类似于第一导电线图案L1的宽度W1。例如，由于第三掩模图案M3形成在多个导电线图案510之间并且第三掩模图案M3的宽度等于或类似于多个导电线图案510的宽度，所以第四导电线图案L4与第二导电线图案L2的弯曲部分P52之间的最小间距可以等于或类似于第三掩模图案M3的宽度。

图19A至图19F是根据一些示范性实施方式的形成半导体器件的图案的工艺的平面图。

与图4A至图14B描述的相同的元件和功能的详细描述将被省略。

参照图19A，第一掩模图案M1可以形成在第一掩模层100上或者形成在形成于第一掩模层100上的材料层上。第一掩模图案M1可以包括多个掩模线图案，例如掩模线图案M1A、M1B和M1C。多个掩模线图案M1A、M1B和M1C的掩模线宽度WM可以大于最终导电线图案的目标宽度1F。多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以大于掩模线宽度WM。掩模线宽度WM以及多个掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以根据将最终形成的导电线图案和接触垫的尺寸和布置而改变。例如，掩模线宽度WM以及掩模线图案M1A、M1B和M1C中的相邻掩模线图案之间的距离可以具有与图19A中的那些不同的值和/或形式。

变化宽度部分PM可以形成在第一掩模线图案M1B的一部分中。变化宽度部分PM可以通过使第一掩模线图案M1B的一个侧壁凹入2F的宽度而形成。因此，变化宽度部分PM可以具有宽度1F并具有在第一方向上具有预定长度的矩形形状。例如，空的矩形形状可以形成在掩模线图案M1A和M1B之间并由掩模线图案M1A和M1B形成，该矩形形状在掩模线图案M1A和变化宽度部分PM之间具有在第二方向上的距离7F以及在第一方向上的预定长度。由于将最终形成的接触垫的位置、尺寸和形状取决于变化宽度部分PM的位置、尺寸和形状，所以变化宽度部分PM的位置、尺寸和形状可以变化。例如，变化宽度部分PM的位置、尺寸和形状可以具有与图19A的那些不同的值和/或形式。

参照图19B，第一间隔物层可以共形地形成在第一掩模层100的暴露表面和第一掩模图案M1的整个表面上，并被各向异性地蚀刻以形成第一间隔物110S。

第一间隔物110S的宽度可以等于或类似于第一间隔物层的厚度。第一间隔物110S的宽度可以是多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第一间隔物110S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图19C，在形成第一间隔物(参照图19B中的110S)之后，可以去除第一掩模图案(参照图19B中的M1)。之后，第一掩模层(参照图19B中的100)可以通过使用第一间隔物(参照图19B中的110S)作为蚀刻掩模被各向异性地蚀刻，使得第二掩模图案M2可以形成在第二掩模层200上。

参照图19D，第二间隔物层可以共形地形成在第二掩模层200的暴露表面和第二掩模图案M2的整个表面上，并被各向异性地蚀刻以形成第二间隔物210S。

第二间隔物210S的宽度可以等于或类似于第二间隔物层的厚度。第二间隔物210S的宽度可以为多个掩模线图案M1A、M1B和M1C的掩模线宽度WM的约1/3。例如，第二间隔物210S可以形成至等于或类似于将最终形成的导电线图案的宽度(即，1F)的宽度。

参照图19E，第二掩模层(参照图19D中的200)可以通过使用第二间隔物(参照图19D中的210S)作为蚀刻掩模被各向异性地蚀刻，以在第三掩模层300上形成第三掩模图案M3。

参照图19F，可超过分辨率极限的超精细图案可以通过使用QPT形成。例如，具有大于1F的宽度的第一掩模图案(参照图19A中的M1)可以通过使用一次光刻工艺而形成。通过使用第一掩模图案M1以及通过第二掩模图案M2，如上所述，可以形成具有宽度1F的第三掩模图案M3。构成第三掩模图案M3的四个掩模线图案可以通过第一掩模图案M1中包括的一个掩模线图案形成并可以对应于第一掩模图案M1中包括的一个掩模线图案。镶嵌工艺可以通过使用第三掩模图案M3作为绝缘线图案而进行，从而可以最终形成具有宽度1F的多个导电线图案510。

多个导电线图案510可以包括第一导电线图案L1、第二导电线图案L2、第三导电线图案L3、第四导电线图案L4以及虚设导电线图案LD。多个导电线图案510可以具有相同的宽度。

第一导电线图案L1可以包括突起部分P61，突起部分P61可以具有在第二方向上的宽度W62和在第一方向上的宽度W63。突起部分P61的宽度W62可以大于第一导电线图案L1的宽度W1。突起部分P61可以形成在单元阵列区和/或页面缓冲器区中。突起部分P61可以是接触垫。

突起部分P61可以形成在第一导电线图案L1的一个侧壁上，突起部分P61的宽度W62可以具有3F的尺寸，是导电线图案的宽度的三倍。

第二导电线图案L2可以邻近于第一导电线图案L1形成并包括可围绕突起部分P61的弯曲部分P62。第二导电线图案L2的弯曲部分P62可以具有在第一方向上的宽度W64，弯曲部分P62的宽度W64可以大于突起部分P61的宽度W63。

在通过使用第一掩模图案(参照图19A中的M1)的变化宽度部分PM形成第一导电线图案L1的突起部分P61的工艺期间，邻近于第一导电线图案L1的第二导电线图案L2可以形成为包括弯曲部分P62。

第三导电线图案L3可以邻近于第二导电线图案L2形成并具有可面对第二导电线图案L2的弯曲部分P62的端部P63。

由于第二导电线图案L2的弯曲部分P62，在第一方向上，第三导电线图案L3可以具有小于第一导电线图案L1和第二导电线图案L2的每个长度的长度。

例如，由于第二导电线图案L2的弯曲部分P62，虚设导电线图案LD可以形成在与第三导电线图案L3的端部P63面对第二导电线图案L2的弯曲部分P62的方向相反的方向上。例如，虚设导电线图案LD可以形成在与第二导电线图案L2的弯曲部分P62分开的一侧，第三导电线图案L3的端部P63可以形成在与弯曲部分P62分开的相反侧。虚设导电线图案LD可以具有第一宽度并平行于第一方向。第三导电线图案L3和虚设导电线图案LD可以位于直线中。例如，第三导电线图案L3和虚设导电线图案LD可以设置在相同的线中但是在彼此分离的不同位置。

例如，第三导电线图案L3和虚设导电线图案LD可以形成为彼此分开并使第二导电线图案L2的弯曲部分P62位于其间。

虚设导电线图案LD可以邻近于第二导电线图案L2形成并具有可面对第二导电线图案L2的弯曲部分P62的端部PD6。

第四导电线图案L4可以邻近于第三导电线图案L3形成，第四导电线图案L4与第二导电线图案L2的弯曲部分P62之间的最小间距可以等于或类似于第一导电线图案L1的宽度W1。例如，由于第三掩模图案M3形成在多个导电线图案510之间并且第三掩模图案M3的宽度等于或类似于多个导电线图案510的宽度，所以第四导电线图案L4与第二导电线图案L2的弯曲部分P62之间的最小间距可以等于或类似于第三掩模图案M3的宽度。

尽管已经参照其示范性实施方式具体示出并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化而没有脱离本公开的精神，本发明的范围可以通过权利要求书解释。

本申请要求于2015年8月25日在韩国知识产权局提交的韩国专利申请第10-2015-0119814号的优先权，其公开内容通过引用整体结合于此。