一种半导体器件及其制造方法、电子装置与流程

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术：

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(cmos)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构通常由自下而上层叠的界面层、高k介电层、覆盖层(cappinglayer)和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅电极层；接着，在留下的沟槽内依次沉积功函数设定金属层(workfunctionmetallayer)、阻挡层(barrierlayer)和浸润层(wettinglayer)；最后进行金属栅(通常为铝)的填充。

采用上述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管，高k介电层/金属栅晶体管中的功函数设定金属层的质量对高k介电层/金属栅晶体管的电学性能有着显著影响。上述后栅极工艺中，在去除伪栅极结构中的牺牲栅电极层后留下的沟槽内沉积的功函数设定金属层的质量较差，由此导致高k介电层/金属栅晶体管的电学性能达不到预期。

因此，需要提出一种方法，以解决上述问题。

技术实现要素：

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有侧壁结构，在所述侧壁结构外侧的半导体衬底上形成有层间介电层；回蚀刻所述侧壁结构和所述伪栅极结构中的牺牲栅极材料层，形成沟槽；在所述侧壁结构的顶部靠近层间介电层的一侧形成牺牲侧墙；去除部分所述牺牲栅极材料层；回蚀刻未被所述牺牲侧墙遮蔽的侧壁结构；去除残余的所述牺牲栅极材料层，形成倒t形凹槽；在所述倒t形凹槽中形成金属栅极结构。

在一个示例中，所述伪栅极结构包括自下而上层叠的高k介电层和所述牺牲栅极材料层。

在一个示例中，在所述高k介电层和所述半导体衬底之间还形成有界面层。

在一个示例中，采用干法蚀刻工艺实施所述回蚀刻，所述沟槽的深度为5nm-10nm。

在一个示例中，形成所述牺牲侧墙的步骤包括：先在所述沟槽的底部和侧壁上形成氧化物层，再蚀刻所述氧化物层。

在一个示例中，采用原子层沉积工艺形成所述氧化物层，所述氧化物层的厚度为3nm-5nm。

在一个示例中，去除所述部分牺牲栅极材料层后，残余的所述牺牲栅极材料层的厚度为10nm-20nm。

在一个示例中，所述回蚀刻移除的侧壁结构的厚度与所述去除的部分牺牲栅极材料层的厚度相同。

在一个示例中，所述金属栅极结构包括自下而上层叠的功函数设定金属层和金属栅极材料层。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件，所述半导体器件中的金属栅极栅极结构的顶部宽度大于底部宽度。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，形成的高k介电层/金属栅极结构呈倒t形，倒t形的台阶部分可以改善功函数设定金属层的沉积质量，从而提升高k介电层/金属栅极结构的电学性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为根据现有技术实施后获得的器件的示意性剖面图；

图2a-图2h为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图；

图4为根据本发明示例性实施例三的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如图1所示，其为根据现有技术实施后获得的器件的示意性剖面图。半导体衬底100上形成有高k介电层/金属栅极结构，作为示例，高k介电层/金属栅极结构包括自下而上层叠的高k介电层101a、功函数设定金属层101b和金属栅极材料层101c。高k介电层/金属栅极结构的两侧形成有侧壁结构102，侧壁结构102外侧的半导体衬底100上形成有层间介电层103。

根据现有的后栅极工艺，去除伪栅极结构中的牺牲栅电极层后，形成的凹槽的侧壁近乎竖直，通过沉积工艺在近乎竖直的侧壁上形成的功函数设定金属层的质量较差，由此导致高k介电层/金属栅极结构的电学性能达不到预期。

为了解决上述问题，如图3所示，本发明提供了一种半导体器件的制造方法，该方法包括：

在步骤301中，提供半导体衬底，在半导体衬底上形成有伪栅极结构，在伪栅极结构的两侧形成有侧壁结构，在侧壁结构外侧的半导体衬底上形成有层间介电层；

在步骤302中，回蚀刻侧壁结构和伪栅极结构中的牺牲栅极材料层，形成沟槽；

在步骤303中，在侧壁结构的顶部靠近层间介电层的一侧形成牺牲侧墙；

在步骤304中，去除部分牺牲栅极材料层；

在步骤305中，回蚀刻未被牺牲侧墙遮蔽的侧壁结构；

在步骤306中，去除残余的牺牲栅极材料层，形成倒t形凹槽；

在步骤307中，在所述倒t形凹槽中形成金属栅极结构。

根据本发明提出的半导体器件的制造方法，形成的高k介电层/金属栅极结构呈倒t形，倒t形的台阶部分可以改善功函数设定金属层的沉积质量，从而提升高k介电层/金属栅极结构的电学性能。

为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例一]

参照图2a-图2h，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图2a所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

在半导体衬底200中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中均予以省略。

在半导体衬底200上形成有伪栅极结构，作为示例，伪栅极结构包括自下而上层叠的高k介电层201a和牺牲栅极材料层201b。高k介电层201a的材料可包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。牺牲栅极材料层201b的材料可包括多晶硅、单晶硅等。牺牲栅极材料层201b的材料包括多晶硅、氮化硅或无定形碳，优选多晶硅。

作为另一个示例，在高k介电层201a和半导体衬底200之间还形成有界面层，在高k介电层201a和牺牲栅极材料层201b之间还形成有覆盖层(cappinglayer)，为了简化，图示中均予以省略。

界面层可以改善高k介电层201a与半导体衬底200之间的界面特性，覆盖层可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层201a中的扩散。界面层的材料可包括硅氧化物(siox)。覆盖层的材料可包括氮化钛和氮化钽。

形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层，采用化学气相沉积工艺形成高k介电层201a和牺牲栅极材料层201b，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层。

在伪栅极结构的两侧形成有侧壁结构202。其中，侧壁结构202至少包括氧化物层和/或氮化物层。在侧壁结构202两侧的半导体衬底200中形成有源/漏区，为了简化，图示中予以省略。

对于pmos而言，在侧壁结构202外侧的半导体衬底200中形成有嵌入式锗硅层，其形成过程通常包括以下步骤：采用先干法蚀刻再湿法蚀刻的工艺在侧壁结构202外侧的半导体衬底200中形成∑状凹槽；采用选择性外延生长工艺形成嵌入式锗硅层，以完全填充所述∑状凹槽。

形成的嵌入式锗硅层可以掺杂硼，所述选择性外延生长工艺可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。

用于形成所述∑状凹槽的先干法蚀刻再湿法蚀刻的工艺的具体步骤如下：先采用干法蚀刻工艺纵向蚀刻侧壁结构202外侧的半导体衬底200以形成沟槽，在本实施例中，采用cf4和hbr作为主蚀刻气体，温度40-60℃，功率200-400w，偏压50-200v，蚀刻时间根据蚀刻深度而定；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，在所述沟槽的下方形成椭圆形凹槽，即形成碗状凹槽，在本实施例中，采用cl2和nf3作为主蚀刻气体，温度40-60℃，功率100-500w，偏压0-10v，蚀刻时间根据所述碗状凹槽的侧壁向pmos区的沟道区凹进的深度而定；最后采用湿法蚀刻工艺扩展蚀刻所述碗状凹槽，以形成所述∑状凹槽，所述湿法蚀刻的温度为30-60℃，时间依据所述∑状凹槽的期望尺寸而定，一般为100-300s，在本实施例中，采用四甲基氢氧化铵(tmah)溶液作为所述湿法蚀刻的腐蚀液。

在嵌入式锗硅层的顶部还可以形成帽层，以有利于后续在嵌入式锗硅层上形成自对准硅化物的实施。在本实施例中，采用原位外延生长工艺形成所述帽层，即形成所述帽层所采用的外延生长工艺与形成嵌入式锗硅层所采用的外延生长工艺在同一个反应腔室中进行，作为示例，所述帽层的构成材料为硅，为了简化，图示中予以省略。

自对准硅化物的形成工艺可以在去除伪栅极结构之前实施，也可以在去除伪栅极结构形成金属栅极结构之后实施。

在半导体衬底200上形成完全覆盖伪栅极结构的层间介电层203，层间介电层203的材料优选采用等离子体增强化学气相沉积工艺形成的氧化物。然后，执行化学机械研磨以露出伪栅极结构的顶部。

形成层间介电层203之前，在半导体衬底200上形成完全覆盖伪栅极结构的接触孔蚀刻停止层，接触孔蚀刻停止层的材料优选氮化硅，为了简化，图示中予以省略。

接着，如图2b所示，回蚀刻侧壁结构202和伪栅极结构中的牺牲栅极材料层201b，形成沟槽。作为示例，采用干法蚀刻工艺实施所述回蚀刻，所述干法蚀刻的等离子体对侧壁结构202和牺牲栅极材料层201b的构成材料有高选择性。所述沟槽的深度可以为5nm-10nm。

接着，如图2c所示，在所述沟槽的底部和侧壁上形成氧化物层204。作为示例，采用原子层沉积工艺形成氧化物层204，氧化物层204的厚度可以为3nm-5nm。

接着，如图2d所示，蚀刻氧化物层204，在侧壁结构202的顶部靠近层间介电层203的一侧形成牺牲侧墙。作为示例，采用各向异性的干法蚀刻工艺蚀刻氧化物层204。

接着，如图2e所示，去除部分牺牲栅极材料层201b，残余的牺牲栅极材料层201b的厚度可以为10nm-20nm。作为示例，采用干法蚀刻工艺实施所述去除，其工艺参数包括：蚀刻气体hbr的流量为20sccm-500sccm，压力为2mtorr-40mtorr，功率为100w-2000w，其中mtorr代表毫毫米汞柱，sccm代表立方厘米/分钟。

接着，如图2f所示，回蚀刻未被牺牲侧墙遮蔽的侧壁结构202。作为示例，采用干法蚀刻工艺实施所述回蚀刻，所述干法蚀刻的等离子体对侧壁结构202的构成材料有高选择性。通过回蚀刻移除的侧壁结构202的厚度与之前去除的部分牺牲栅极材料层201b的厚度相同。

接着，如图2g所示，去除残余的牺牲栅极材料层201b，形成倒t形凹槽。作为示例，采用干法蚀刻工艺实施所述去除，其工艺参数包括：蚀刻气体hbr的流量为20sccm-500sccm，压力为2mtorr-40mtorr，功率为100w-2000w，其中mtorr代表毫毫米汞柱，sccm代表立方厘米/分钟。

接着，如图2h所示，在所述倒t形凹槽中形成金属栅极结构。然后，执行化学机械研磨，直至露出侧壁结构202的顶部。

作为示例，所述金属栅极结构包括自下而上层叠的功函数设定金属层201c和金属栅极材料层201d。功函数设定金属层201c包括一层或多层金属或金属化合物，对于nmos而言，功函数设定金属层201c的构成材料为适用于nmos的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，对于pmos而言，则功函数设定金属层201c的构成材料为适用于pmos的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等。金属栅极材料层201d的构成材料包括铝。

作为示例，形成金属栅极材料层201d之前，还包括在功函数设定金属层201c上依次形成阻挡层和浸润层的步骤，阻挡层的材料包括氮化钽或氮化钛，浸润层的材料包括钛或钛铝合金，为了简化，图示中予以省略。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。

与现有工艺相比，根据本发明提出的方法，形成的高k介电层/金属栅极结构呈倒t形，倒t形的台阶部分可以改善功函数设定金属层201c的沉积质量，从而提升高k介电层/金属栅极结构的电学性能。

[示例性实施例二]

首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，如图2h所示，包括：半导体衬底200，在半导体衬底200中形成有隔离结构以及各种阱(well)结构，作为示例，隔离结构为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。

形成在半导体衬底200上的呈倒t形的高k介电层/金属栅极结构，作为示例，所述栅极结构包括自下而上层叠的高k介电层201a、功函数设定金属层201c和金属栅极材料层201d。

形成于所述栅极结构两侧且紧靠所述栅极结构的侧壁结构202，侧壁结构202由氧化物、氮化物或者二者的组合构成。

形成于侧壁结构202外侧的半导体衬底200中的源/漏区，为了简化，图示中予以省略。

形成于侧壁结构202外侧的半导体衬底200上的层间介电层203。形成层间介电层203之前，先形成接触孔蚀刻停止层，为了简化，图示中予以省略。

然后，通过后续工艺完成整个半导体器件的制作，包括：在层间介电层203上形成另一层间介电层，覆盖高k介电层/金属栅极结构；在所述层间介电层中形成接触孔，露出金属栅极材料层201d的顶部以及源/漏区的顶部；填充金属(通常为钨)于接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。

其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

所述电子装置的内部元件包括示例性实施例二所述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。