半导体器件及其形成方法与流程

本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件及其形成方法。

背景技术：

半导体集成电路(IC)工业已经经历了快速增长。在这一增长过程中，器件的功能密度已经通过器件的部件尺寸普遍增大。

这种按比例缩小工艺通常通过提高生产效率、降低成本和/或改进性能来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC制造中的类似发展。

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：金属氧化物半导体(MOS)晶体管，其中，所述MOS晶体管包括在衬底上方形成的栅极结构；以及介电层，形成在所述栅极结构旁边，其中，所述介电层掺杂有应变调节剂，并且所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数。

本发明的另一实施例提供了一种半导体器件，包括：衬底，具有第一区域和第二区域；p-型鳍式场效应晶体管(FinFET)，形成在所述第一区域中，其中，所述p-型FinFET包括在所述衬底上方形成的第一栅极结构；n-型FinFET，形成在所述第二区域中，其中，所述n-型FinFET包括在所述衬底上方形成的第二栅极结构；以及介电层，形成在所述第一栅极结构和所述第二栅极结构旁边，其中，所述第一区域中的至少部分所述介电层包括应变调节剂，并且所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数。

本发明的又一实施例提供了一种半导体器件的制造方法，包括：提供具有第一区域和第二区域的衬底；在所述第一区域中形成第一金属氧化物半导体(MOS)晶体管；在所述衬底上方形成介电层；去除部分所述介电层以暴露所述第一MOS晶体管的栅极结构的顶面；在所述衬底上方形成图案化的掩模层，其中，所述图案化的掩模层的开口至少暴露所述第一区域中的所述介电层；通过使用所述图案化的掩模层作为掩模，实施掺杂工艺，以将应变调节剂掺杂至所述第一区域中的所述介电层，其中，所述应变调节剂的晶格常数大于所述介电层的原子的晶格常数；以及去除所述图案化的掩模层。

附图说明

图1是根据本发明的一些实施例的示出半导体器件的制造方法的流程图。

图2A至图2F是根据本发明的第一实施例的示出半导体器件的制造工艺的示意性截面图。

图3A至图3B是根据本发明的第二实施例的示出半导体器件的制造工艺的示意性截面图。

图4A至图4B是根据本发明的第三实施例的用于半导体器件的制造工艺的方法的立体图。

图5是根据本发明的第四实施例的半导体器件的立体图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

图1是根据本发明的一些实施例的示出半导体器件的制造方法的流程图。图2A至图2F是根据本发明的第一实施例的示出半导体器件的制造工艺的示意性截面图。

同时参照图1和图2A，在步骤S001中，在衬底100上方形成第一金属氧化物半导体(MOS)晶体管A和第二MOS晶体管B。在一些实施例中，第一MOS晶体管A是第一平面MOSFET，并且第二MOS晶体管B是第二平面MOSFET。在可选实施例中，第一MOS晶体管A是第一FinFET，并且第二MOS晶体管B是第二FinFET。在第一实施例中，在图2A至图2F中示出的第一MOS晶体管A和第二MOS晶体管B描述为第一平面MOSFET和第二平面MOSFET。

衬底100是平面衬底或块状衬底。衬底100分为第一区域R1和第二区域R2。在第一区域R1中形成第一MOS晶体管A并且在第二区域R2中形成第二MOS晶体管B。衬底100的示例性材料包括硅；诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体；或其它半导体材料。此外，衬底100可以是诸如绝缘体上硅(SOI)或蓝宝石上硅的绝缘体上半导体。可选地或额外地，衬底100包括诸如锗、砷化镓或其它合适的半导体材料的其它元素半导体材料。在一些实施例中，衬底100还包括诸如各个掺杂的区域、掩埋层和/或外延层的其它部件。例如，衬底100可以包括依赖于设计需求(例如，p-型阱或n-型阱)的各个掺杂的区域。掺杂的区域掺杂有诸如硼或BF₂的p-型掺杂剂，和/或诸如磷或砷的n-型掺杂剂。此外，以P-阱结构中、N-阱结构、双阱结构或使用凸起的结构，可以在衬底100上直接形成掺杂的区域。

此外，衬底100也包括隔离区域200，隔离区域200形成为隔离第一MOS晶体管A和第二MOS晶体管B。隔离区域200利用诸如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)的隔离技术以电隔离各个区域。如果隔离区域由STI制成，则STI区域包括氧化硅、氮化硅、氮氧化硅、其它合适的材料或它们的组合。在一些实例中，填充的沟槽具有诸如填充有氮化硅或氧化硅的热氧化物衬垫层的多层结构。

第一MOS晶体管A包括第一栅极结构102a和第一掺杂的源极和漏极(S/D)区域110a。类似地，第二MOS晶体管B包括第二栅极结构102b和第二掺杂的源极和漏极(S/D)区域110b。在一些实施例中，第一MOS晶体管A和第二MOS晶体管B是类似的。然而，注入至第一掺杂的S/D区域110a和第二掺杂的S/D区域110b的掺杂剂的类型不同。换句话说，第一MOS晶体管A和第二MOS晶体管B具有不同的导电类型。更详细地，半导体衬底100包括诸如配置为用于NMOS晶体管的区域和配置为用于PMOS晶体管的区域的各个有源区域。也就是说，衬底100具有在第一掺杂的S/D区域110a和第二掺杂的S/D区域110b中形成的掺杂剂区域和外延层。在一些实施例中，第一掺杂的S/D区域110a掺杂有p-型掺杂剂并且第二掺杂的S/D区域110b掺杂有n-型掺杂剂。根据这些掺杂剂类型，第一MOS晶体管A是PMOSFET，并且第二MOS晶体管B是NMOSFET。在可选实施例中，互换掺杂剂的类型以呈现相反的导电类型的MOS晶体管。应该注意，在一些实施例中，通过离子注入使掺杂剂掺杂至S/D区域。可选地，在一些其它实施例中，通过蚀刻或其它合适的工艺去除部分衬底100并且通过外延生长在中空区域中形成掺杂剂。具体地，外延层包括SiGe、SiC或其它合适的材料。应该理解，可以通过CMOS技术处理形成半导体器件结构，并且不在此处详细地描述一些工艺。

在一些实施例中，第一栅极结构102a包括第一栅极介电层106a、第一栅电极108a和第一间隔件120a。类似地，第二栅极结构102b包括第二栅极介电层106b、第二栅电极108b和第二间隔件120b。在一些实施例中，第一栅极结构102a和第二栅极结构102b是类似的或完全相同的。在一些其它实施例中，第二栅极结构102b中的元件与第一栅极结构102a中的元件不同。应该注意，下面关于第一栅极结构102a的元件描述的细节与也可以应用至第二栅极结构102b的元件，并且因此省略了第二栅极结构102b中的元件的描述。

在衬底100上方按从底部至顶部的顺序依次形成第一栅极介电层106a和第一栅电极108a。第一栅极介电层106a包括氧化硅、氮化硅、氮氧化硅、高k介电材料或它们的组合。应该注意，高k介电材料通常是介电常数大于4的介电材料。高k介电材料包括金属氧化物。用于高k介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的组合。在一些实施例中，第一栅极介电层106a是厚度在从约10埃至30埃的范围内的高k介电层。使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、可流动化学汽相沉积(FCVD)、热氧化、UV-臭氧氧化或它们的组合的合适的工艺形成第一栅极介电层106a。

在一些实施例中，第一栅电极108a充当伪栅电极，并且第一栅电极108a由多晶硅制成。在随后的步骤中，金属栅极(或称为“置换栅极”)将替换伪栅电极。该替换步骤将在之后更详细的讨论。

参照图2A，在第一栅电极108a的侧壁上方形成第一间隔件120a。第一间隔件120a由氧化硅、氮化硅、氮氧化硅、碳化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料或它们的组合形成。应该注意，低k介电材料通常是介电常数小于3.9的介电材料。第一间隔件120a可以具有包括一个或多个衬垫层的多层结构。衬垫层包括诸如氧化硅、氮化硅和/或其它合适的材料的介电材料。可以通过沉积合适的介电材料并且各向异性蚀刻掉介电材料来实现第一间隔件120a和第二间隔件120b的形成。

同时参照图1和图2B，在步骤S002中，在第一MOS晶体管A和第二MOS晶体管B上方形成蚀刻停止层114。具体地，如图2B所示，蚀刻停止层114形成为覆盖第一MOS晶体管A和第二MOS晶体管B。在一些实施例中，蚀刻停止层114是接触蚀刻停止层(CESL)。蚀刻停止层114包括氮化硅、碳掺杂的氮化硅或它们的组合。在一些实施例中，使用CVD、高密度等离子体(HDP)CVD、亚大气压CVD(SACVD)、分子层沉积(MLD)或其它合适的方法沉积蚀刻停止层114。在一些实施例中，在形成蚀刻停止层114之前，可以在衬底100上方进一步形成缓冲层(未示出)。在实施例中，缓冲层是诸如氧化硅的氧化物。然而，其它的组分可以是可能的。在一些实施例中，使用CVD、HDPCVD、SACVD、MLD或其它合适的方法沉积缓冲层。

参照图1和图2C，在步骤S003中，在蚀刻停止层114上方以及第一栅极结构102a和第二栅极结构102b旁边形成介电层116。在一些实施例中，介电层116是层间介电层(ILD)。介电层116包括氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、氟化硅玻璃(FSG)、碳掺杂的氧化硅(例如，SiCOH)、聚酰亚胺和/或它们的组合。在一些其它实施例中，介电层116包括低k介电材料。应该注意，低k介电材料通常是介电常数小于3.9的介电材料。低k介电材料的实例包括BLACK(加州圣克拉拉的应用材料)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、Flare、(陶氏化学，米德兰，密歇根州)、氢倍半硅氧烷(HSQ)或氟化的氧化硅(SiOF)和/或它们的组合。应该理解，介电层116可以包括一种或多种介电材料和/或一个或多个介电层。在一些实施例中，通过可流动CVD(FCVD)、CVD、HDPCVD、SACVD、旋涂、溅射或其它合适的方法形成合适的厚度的介电层116。

同时参照图1和图2D，在步骤S004中，去除部分介电层116和部分蚀刻停止层114，从而使得第一栅电极108a的顶面和第二栅电极108b的顶面暴露出来。通过化学机械抛光(CMP)工艺、蚀刻工艺或其它合适的工艺来实现去除部分介电层116和部分蚀刻停止层114的工艺。如图2D示出的，在去除工艺之后，第一间隔件120a和蚀刻停止层114a位于介电层116a和第一栅电极108a之间。类似地，第二间隔件120b和蚀刻停止层114a位于介电层116a和第二栅电极108b之间。

参照图1和图2E，在步骤S005中，在衬底100上方形成图案化的掩模层118。在一些实施例中，例如，在第二区域R2上方形成图案化的掩模层118，并且第二区域R2是NMOS区域。具体地，图案化的掩模层118覆盖在第二区域R2中形成的第二MOS晶体管B、蚀刻停止层114a和介电层116a。另一方面，图案化的掩模层118具有暴露第一区域R1的开口10，并且第一区域R1是PMOS区域。换句话说，图案化的掩模层118暴露了在第一区域R1中形成的第一MOS晶体管A、蚀刻停止层114a和介电层116a。使用诸如旋涂掩模材料层、对掩模材料层实施光刻工艺、蚀刻掉部分掩模材料层和/或其它工艺的工艺来形成图案化的掩模层118。具体地，光刻工艺包括曝光、烘烤和显影。图案化的掩模层118对诸如KrF、ArF、EUV或电子束光的特定的曝光光束敏感。例如，掩模材料层可以是由感光性树脂或其它合适的材料制成的光刻胶。在一些实施例中，掩模材料层包括聚合物、猝灭剂、发色团、溶剂和/或化学增强剂(CA)。

同时参照图1和图2E，如步骤S006所示，随后实施掺杂工艺DP。具体地，介电层116a是应变材料并且将在层内呈现高应变。因此，可以向介电层116a中引入应变调节剂300以调节介电层116a的应变。详细地，应变调节剂300可以是应变缩减剂、应变增强剂或其它调节剂以改变介电层116a的晶格结构。在一些实施例中，应变调节剂300掺杂至在第一区域R1中形成的介电层116a以调节介电层116a的应变。应该注意，由于图案化的掩模层118覆盖第二区域R2，因此在第二区域R2中形成的元件不受掺杂工艺DP的影响。在这种情况下，在第一区域R1中形成了应变调节剂300。

应变调节剂300可以是原子、分子、离子或可以以其它可能的形式存在。在一些实施例中，应变调节剂300是拉伸应变缩减剂。此外，应变调节剂300的晶格常数大于或等于介电层116a的原子的晶格常数以改变、调整或损害介电层116a的晶格。因此，由于介电层116a的晶格结构的改变、调整或损害，调节了介电层116a的应变。例如，介电层116a是由FCVD形成的低k材料并且应变调节剂300的晶格常数大于或等于低k介电材料的原子的晶格常数。在一些实施例中，应变调节剂300包括IVA族元素、VIIIA族元素或它们的组合。在一些示例性实施例中，应变调节剂300包括硅、锗、氙或它们的组合。在一些实施例中，可以利用其它合适的材料作为本发明的应变调节剂300，只要该材料满足它们的晶格常数大于或等于介电层116a的原子的晶格常数的约束。

例如，通过离子注入工艺(IMP)实现掺杂工艺DP。例如，当调适IMP工艺时，其能量可以是10KeV至50KeV。此外，例如，应变调节剂300的剂量在从1×10¹⁴原子/平方厘米至9×10¹⁵原子/平方厘米的范围。在步骤S008中，在完成掺杂工艺DP之后，去除图案化的掩模层118。通过干剥离工艺、湿剥离工艺或其它合适的工艺去除图案化的掩模层118。

同时参照图1和图2F，在步骤S008中，在一些实施例中，第一栅电极108a和第二栅电极108b是伪栅电极，并且将分别由第一栅电极122a和第二栅电极122b替换。具体地，第一栅电极108a和第二栅电极108b的材料是多晶硅并且第一栅电极122a和第二栅电极122b的材料包括金属。在一些实施例中，用于PMOS器件的第一栅电极122a和第二栅电极122b的一个包括TiN、WN、TaN或Ru，并且用于NMOS器件的第一栅电极122a和第二栅电极122b的另一个包括Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，第一栅电极122a和第二栅电极122b还可以包括阻挡、功函层或它们的组合。应该注意，在第一栅电极122a和衬底100之间或/和在第二栅电极122b和衬底100之间还可以包括衬垫层、界面层、晶种层、粘合层或它们的组合。

在一些实施例中，通过蚀刻工艺或其它合适的工艺去除第一栅电极108a和第二栅电极108b。另一方面，通过诸如ALD、CVD、PVD、镀或它们的组合沉积金属材料(未示出)来形成第一栅电极122a和第二栅电极122b。在沉积金属材料之后，去除部分金属材料以暴露第一间隔件120a、第二间隔件120b、蚀刻停止层114a和介电层116a的顶面。例如，第一栅电极122a和第二栅电极122b的厚度在约30nm至约60nm的范围内。可以通过化学机械抛光(CMP)工艺、蚀刻工艺或它们的组合实现部分金属材料的去除工艺。

在一些可选实施例中，第一栅极介电层106a和第二栅极介电层106b与第一栅电极108a和第二栅电极108b一起去除以形成栅极沟槽。随后，在栅极沟槽中形成界面层(未示出)、另一栅极氧化物层(未示出)和金属栅电极122a、122b。例如，可以使用界面层以在衬底100和第一栅极介电层106a之间创建良好的界面，以及抑制半导体器件的沟道载流子的迁移率退化。此外，通过热氧化工艺、化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺形成界面层。界面层的材料包括诸如氧化硅层或氮氧化硅层的介电材料。

由于第一栅电极108a和第二栅电极108b由第一金属栅电极122a和第二金属栅电极122b替换，因此随后可以实施形成金属互连件(未示出)的工艺。例如，形成其它的导线(未示出)以将半导体器件中的第一栅电极122a和第二栅电极122b与其它元件电连接。

在一些实施例中，应变调节剂300掺杂至在第一区域R1中形成的介电层116a以调节介电层116a的拉伸应变。如上所述，在第一区域R1中形成的第一MOS晶体管A是PMOS晶体管，并且因此将应变调节剂300掺杂至在第一区域R1中形成的介电层116a，可以释放PMOS区域中的介电层116a的拉伸应变。因此，可以抑制PMOS区域的开态电流/关态电流比率的退化，从而增强了半导体器件的性能。例如，在具有应变调节剂300的PMOS器件中观察到开态电流/关态电流比率提高约4％。

图3A至图3B是根据本发明的第二实施例的示出半导体器件的制造工艺的示意性截面图。在本实施例中提供的半导体器件类似于图2F中描述的半导体器件，并且因此这些图中相同的元件用相同的标号来表示并且不在下文中进一步描述。分别在图3B和图2F中示出的两个实施例之间的不同在于在本实施例中，第二区域R2中形成的介电层116a中也发现了应变调节剂300。换句话说，在一些实施例中，省略了第二区域R2上方的图案化的掩模层118。在可选实施例中，在衬底100上方形成图案化的掩模层218(如图3A所示)。图案化的掩模层218具有暴露第一区域R1和第二区域R2的开口20。换句话说，图案化的掩模层218暴露了在第一区域R1和第二区域R2中形成的第一MOS晶体管A、第二MOS晶体管B、蚀刻停止层114a和介电层116a。由于第一区域R1和第二区域R2未由图案化的掩模层218屏蔽，因此在掺杂工艺DP期间，应变调节剂300能够掺杂至第一区域R1和第二区域R2中的整个介电层116(如图3B所示)。

上述实施例中的本发明的方法应用至平面CMOS器件，并且不被解释为限制本发明。本领域中的普通技术人员应该理解，本发明的方法可以应用至FinFET器件。

图4A至图4B是根据本发明的第三实施例的用于半导体器件的制造工艺的方法的立体图。

在第三实施例中提供的半导体器件类似于图2F中描述的半导体器件，并且因此这些图中相同的元件用相同的标号来表示并且不在下文中进一步描述。分别在图2A和2F以及图4A和图4B中示出的两个实施例之间的不同在于在第三实施例中，半导体器件包括p-型FinFET A’和n-型FinFET B’。

参照图4A和图4B，在第三实施例中，衬底100是具有在第一方向D1上延伸的鳍101的衬底。第一栅极结构102a和第二栅极结构102b形成为横跨鳍101并且在与第一方向D1不同的第二方向D2上延伸。应变调节剂300掺杂至第一区域R1中的介电层116a。

图5是根据本发明的第四实施例的半导体器件的立体图。在第四实施例中提供的半导体器件类似于图4B中描述的半导体器件，并且因此这些图中相同的元件用相同的标号来表示并且不在下文中进一步描述。

参照图5，分别在两个实施例之间的不同在于在第四实施例中，应变调节剂300掺杂至第一区域R1和第二区域R2中的整个介电层116a。

本发明不限于在包括MOSFET或FinFET的半导体器件中应用，并且可以延伸至具有动态随机存取存储器(DRAM)单元、单电子晶体管(SET)和/或其它微电子器件(此处统称为微电子器件)的其它集成电路。

在本发明的实施例中，应变调节剂掺杂至介电层以调节拉伸应变。因此，可以释放半导体器件的拉伸应变并且可以抑制半导体器件的开态电流/关态电流比率的退化，从而增强了半导体器件的性能。

根据本发明的一些实施例，半导体器件包括衬底、金属氧化物半导体(MOS)晶体管和介电层。MOS晶体管包括在衬底上方形成的栅极结构。介电层掺杂有应变调节剂，并且应变调节剂的晶格常数大于介电层的原子的晶格常数。

在上述半导体器件中，其中，所述应变调节剂包括IVA族元素、VIIIA族元素或它们的组合。

在上述半导体器件中，其中，所述应变调节剂包括硅、锗、氙或它们的组合。

在上述半导体器件中，其中，所述介电层包括介电常数小于3.9的低k介电材料。

在上述半导体器件中，还包括位于所述介电层和所述栅极结构之间的蚀刻停止层。

在上述半导体器件中，其中，所述MOS晶体管包括p-型沟道金属氧化物半导体场效应晶体管。

根据本发明的可选实施例，半导体器件包括衬底、p-型FinFET、n-型FinFET和介电层。该衬底具有第一区域和第二区域。p-型FinFET形成在第一区域中并且包括在衬底上方形成的第一栅极结构。n-型FinFET形成在第二区域中并且包括在衬底上方形成的第二栅极结构。在第一栅极结构和第二栅极结构旁边形成介电层，并且第一区域中的至少部分介电层包括应变调节剂，并且应变调节剂的晶格常数大于介电层的原子的晶格常数。

在上述半导体器件中，其中，所述应变调节剂包括IVA族元素、VIIIA族元素或它们的组合。

在上述半导体器件中，其中，所述应变调节剂包括硅、锗、氙或它们的组合。

在上述半导体器件中，其中，在所述第一区域中形成的所述介电层包括介电常数小于3.9的低k介电材料。

在上述半导体器件中，其中，在所述第一区域和所述第二区域中形成的所述介电层包括所述应变调节剂。

根据本发明的又一可选实施例，半导体器件的制造方法如下。提供了具有第一区域和第二区域的衬底。在第一区域中形成第一MOS晶体管。在衬底上方形成介电层。去除部分介电层以暴露第一MOS晶体管的栅极结构的顶面。在衬底上方形成图案化的掩模层。图案化的掩模层的开口至少暴露第一区域中的介电层。通过使用图案化的掩模层作为掩模，实施掺杂工艺，以将应变调节剂掺杂至第一区域中的介电层。应变调节剂的晶格常数大于介电层的原子的晶格常数。去除图案化的掩模层。

在上述制造方法中，其中，所述应变调节剂包括IVA族元素、VIIIA族元素或它们的组合。

在上述制造方法中，其中，所述应变调节剂包括硅、锗、氙或它们的组合。

在上述制造方法中，其中，实施所述掺杂工艺的步骤包括实施离子注入工艺。

在上述制造方法中，其中，所述第一MOS晶体管是平面p-型金属氧化物半导体场效应晶体管或p-型鳍式FET(FinFET)。

在上述制造方法中，还包括：在形成所述介电层的步骤之前，在所述第二区域中形成第二MOS晶体管，其中，所述第二MOS晶体管是n-型沟道平面金属氧化物半导体场效应晶体管或n-型FinFET。

在上述制造方法中，还包括：在形成所述介电层的步骤之前，在所述第二区域中形成第二MOS晶体管，其中，所述第二MOS晶体管是n-型沟道平面金属氧化物半导体场效应晶体管或n-型FinFET，其中，所述图案化的掩模层的所述开口还暴露所述第二区域中的所述介电层，并且实施所述掺杂工艺的步骤还将所述应变调节剂掺杂至所述第二区域中的所述介电层。

在上述制造方法中，还包括：在所述衬底上方形成所述介电层的步骤之前，在所述衬底上方形成蚀刻停止层。

在上述制造方法中，还包括：用栅电极替换所述栅极结构的伪栅电极。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。