薄膜晶体管阵列基板的制造方法及半导体装置与流程

本发明涉及一种半导体技术，特别涉及一种薄膜晶体管(tft)阵列基板的制造方法。

背景技术：

平面显示装置具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有的平面显示装置主要包括液晶显示器(liquidcrystaldisplay，lcd)及有机电致发光器件(organicelectroluminescencedevice，oeld)，也称为有机发光二极管(organiclightemittingdiode，oled)。平板显示装置中，薄膜晶体管(tft)常用作像素电极的开关元件。一般而言，tft的源极与漏极通过蚀刻形成，蚀刻过程中，容易形成一些不良的结构，影响装置性能。

技术实现要素：

鉴于此，本发明提供一种可以改善薄膜晶体管阵列基板性能的方法，其包括：

提供一基底，在基底上形成通道层；

在通道层上形成第一子层，所述第一子层至少部分垂直投影在所述通道层上，所述第一子层包含含铟、锌的金属氧化物材料，其铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比定义为第一铟锌比；

形成第二子层覆盖于所述第一子层上，所述第二子层包含金属材料；

形成第三子层覆盖于所述第二子层上，所述第三子层包含含铟、锌的氧化物材料，其铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比定义为第二铟锌比，所述第二铟锌比小于所述第一铟锌比，该第一子层、第二子层和第三子层共同构成了多层结构的第二导电层；

蚀刻该第二导电层形成一贯穿该第一子层、第二子层、第三子层的凹槽，该凹槽使得第二导电层形成间隔设置的源极与漏极；

形成钝化层覆盖在所述源极、所述漏极以及所述通道层之上，在钝化层的形成过程中所述凹槽的侧壁上形成一侧副层夹设于所述第二导电层与钝化层之间，该侧副层主要包含第二子层所含金属材料的氧化物。

提供一种半导体装置，包含:

基底；

形成在基底上的通道层；

形成在通道层上的多层结构的第二导电层，

所述多层结构的第二导电层包含：

第一子层，其与位于通道层之上，所述第一子层包含导电性金属铟、锌的氧化物材料，其铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比定义为第一铟锌比；

第二子层，所述第二子层覆盖在所述第一子层上，所述第二子层包含金属材料；

第三子层，所述第三子层覆盖在所述第二子层上，所述第三子层的材质为含铟、锌的氧化物材料，其铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比定义为第二铟锌比，所述第二铟锌比小于所述第一铟锌比；

该第二导电层上开设有凹槽贯穿所述第一子层、所述第二子层及所述第三子层，使第二导电层形成为间隔的源极和漏极；

侧副层，所述侧副层形成于凹槽的侧壁，主要包含第二子层所含金属材料的氧化物。

附图说明

图1为本发明较佳实施例薄膜晶体管阵列基板的局部平面示意图。

图2为本发明较佳实施例薄膜晶体管阵列基板的tft元件的剖面结构示意图。

图3a～3d为图2中ⅲ处经图案化处理后的多层导电层的不同轮廓的放大图。

图4为本发明另一较佳实施例薄膜晶体管阵列基板的tft元件的剖面结构示意图。

图5a～5g为制造本发明一实施例薄膜晶体管阵列基板的tft元件的各步骤的示意图。

图6a～6c为不同实施例中凹槽侧壁的蚀刻形貌微观剖面图

图7a～7c为侧副层的电势效应示意图。

图8a～8b为一些实施例中导体装置剖面示意图。

主要元件符号说明

下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

图1是本发明较佳实施例的薄膜晶体管阵列基板的布局示意图。图1揭示一种tft阵列基板，其包括多个像素单元10，所述多个像素单元10排布形成一个多行多列的矩阵。每个像素单元10包括至少一个tft元件100和至少一个像素电极120。tft元件100是一种低场效应的晶体管，由半导体薄膜、导电薄膜和介电层构成，所述不同材质的薄膜通常设置在支撑结构(比如绝缘基底101)上。每个tft元件100包括一个栅极102以及一对可相互切换功能的源极1051和漏极1052。像素电极120在显示器中用于驱动液晶(图未示)。像素电极120与tft元件100的源极1051或者漏极1052连接。tft元件100作为开关，选择性地控制像素电极120的开与关，由此控制进入像素电极区域的电荷载体的流量(比如电子)。

像素单元10矩阵通过网状的信号传导线相互连接，所述信号传导线包括与tft元件100的栅极102连接的多条栅极线111(在图中横向延伸)和将tft元件100的源极1051或者漏极1052之一连接的多条数据线112(在图中纵向延伸)。结构上，栅极线111和数据线112可由一个或者多个设置在支撑结构上的图案化的导电层形成。为了节省基底101上有限的平面区域，栅极线111和数据线112可以设置在基底101上的不同层级。栅极线111用于电性连接所述tft元件100与位于基底101上的栅极驱动芯片(图未示)。另一方面，数据线112可将所述tft元件100与位于基底101上的源极驱动芯片(图未示)进行电性连接。在当前的平面直角显示器，tft阵列基板可以形成很多像素单元10，以提高分辨率。

由信号传导线构成的网络承担着像素单元和驱动芯片之间的电性连接，信号传导线的电性传导功能极大地影响平面显示器的性能，尤其是在大面积和/或高清晰度显示设备的应用。可将导线在基底101上有限的平面区域进行合理配置以利于提高显示器性能。另外，为了满足高解析度的要求，则需要最小化导线的宽度同时减少其电阻/阻抗。

图2为一tft元件100的剖面示意图。tft元件100设在起支撑作用的基底101的一主要表面上。基底101通常为绝缘材料制成。适合做基底101的材料通常包括具有足够透光度的玻璃、石英和塑料(比如应用于可见光谱中电磁辐射的视觉显示)。在一些实施例中，基底101可包含陶瓷和硅材料。在其他的实施例中，基底101会采用柔性基底材料。柔性基底材料可选自以下列举的一种或者几种的组合：聚醚砜(pes)、酸乙二酯(pen)、聚乙烯(pe)、聚酰亚胺(pi)、聚氯乙烯(pvc)、聚对苯二甲酸乙二醇酯(pet)和不锈钢。

tft元件100包括栅极102，设在栅极102上的栅极绝缘层103，设在栅极绝缘层103上且与栅极102绝缘的通道层104，以及形成为源极1051和漏极1052的第二导电层105，该第二导电层105设在通道层104上且与通道层104电连接。在基底101主要表面上设置第一导电层，所述第一导电层的一部分可图案化形成tft元件100的栅极102，一部分可蚀刻形成栅极线111，栅极线111用于栅极102与设置在基底101上的栅极驱动芯片之间进行电传导。优选地，栅极线111和tft元件100的栅极102同时沉积可以简化tft装置的加工制造。第一导电层的材料可以选自铝(al)、银(ag)、金(au)、钴(co)、铬(cr)、铜(cu)、铟(in)、锰(mn)、钼(mo)、镍(ni)、钕(nd)、(pd)钯、铂(pt)、钛(ti)、钨(w)、锌(锌)、及其他合适的导电材料中的至少一种。为了实现更高的光效率，在一些实施例中，第一导电层可以为透明传导材料，例如氧化铟锡(ito)、铟氧化锌(izo)、掺铝氧化锌(azo)、或上述物质的组合。

栅极绝缘层103可以在第一导电层的特定区域提供保护，在结构上保护栅极102(和/或第一级信号传导线)避免栅极102与设备的其他部分电连接造成短路。栅极绝缘层103可以选自氧化硅(siox),氮化硅(sinx)、氧氮化硅(sioxny)、氧化铝(alox)、氧化钇(y2o3)、氧化铪(hfox)、氧化锆(zrox)、氮化铝(aln)、铝氮氧化物(aino)、氧化钛(tiox)、钛酸钡(batio3)、和钛酸铅(pbtio3)等介电材料中的至少一种。在一些具体实施例中，高介电材料可以用作tft元件100的绝缘层，高介电材料可包括：li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu等上述物质的氧化物及这些氧化物的混合物。一个栅极绝缘层103包含介电材料，用于与栅极连接，该栅极绝缘层103相比传统的多晶硅材料通常可以提高电性能。

在一些具体实施例中，栅极绝缘层103可包含多层结构，根据实际应用和操作的需求，多层栅极绝缘层103可以包含具有不同介电材料和不同厚度的子层。栅极绝缘层103中的介电子层可以调整结构中界面的性能，例如减少不同材料层之间的界面损伤或者提供其他结构上的保护。在一些实施例中，栅极绝缘层103包含位于栅极102上的第一介电子层，其主要成分为氮化硅(sinx)。栅极绝缘层103还包含位于栅极上的第二介电子层，其主要成分为氧化硅(siox)。栅极介电层覆盖在通道层104上，可有效避免tft元件100的栅极102和源极1051、漏极1052形成短路。

所述通道层104形成载流子可从其中穿过的tft元件100的半导体/活性区。栅极102形成在通道层104下方，这种结构可被称为“底栅型”tft。通道层104由合适的半导体材料构成，包括氧化物半导体、单质半导体、化合物半导体、和合金半导体材料中的至少一种；所述氧化物半导体、单质半导体、化合物半导体、和合金半导体材料可为非晶状、晶体状、或多晶状。在一些实施例中，通道层104包括铟-镓-锌氧化物、铟-锌-锡氧化物、铟-镓-锡氧化物、和铟-铝-锌氧化物材料中的至少一种。在另一些实施例中，通道层104主要包括氢化非晶硅(a-si:h)。非晶硅材质的通道材料提供了很好的电子迁移率(比如约为0.1～1cm²v^-1s^-1)且薄膜均匀度高，因此具有经济价值，可大规模生产。在其他的一些实施例中，通道层104包含低温加工的多晶硅材料(比如低温多晶硅，ltps)。ltps通道有很高的电子迁移率(比如大概100～200cm²v^-1s^-1)，但是需要很高的制造成本，特别是大尺寸显示设备的应用中。

在一些实施例中，通道层104可由锌(zn)氧化物、铟(in)氧化物、锡(sn)氧化物、镓(ga)氧化物、和铪(hf)氧化物中的至少一种半导体氧化物材料构成。在本实施例中，通道层104由铟-镓-锌氧化物(igzo)组成。对半导体氧化物的组分没有特定的比例限定，并可添加其他成分。igzo通道层薄膜具有高均匀性和高电子迁移率，适用于大面积的应用(混合物成分的含量比例可以调节，以实现电子迁移率优于10cm²v^-1s^-1且具有低漏电流)。igzo材料的高电子迁移率和低漏电流可以在阵列基板显示器中最小化设备且提高显示分辨率。

第二导电层105设置在通道层104上，其图案化可形成tft元件100的源极1051和漏极1052。例如第二导电层105的特定部分可设在通道层104上与通道层104电连接。第二导电层105可以与像素单元相互连接。例如，第二导电层105图案化还可以形成数据线112，数据线112横向连接分布在基底101上的源/漏极和数据线驱动芯片。数据线112和源极1051、漏极1052同时沉积可以降低装置的复杂性(从而降低制造复杂性和成本)。

如图2所示，第二导电层105经图案化形成位于tft元件100的栅极102上且间隔的源极1051和漏极1052。第二导电层105的图案化可以由合适的蚀刻工序(比如湿法蚀刻)所实现，使第二导电层105中形成一凹槽106以将第二导电层105分成两间隔的部分，这两部分形成为tft元件100的源极1051和漏极1052(源极和漏极可互换)。图2表示一种在源极1051和漏极1052之间凹槽，该凹槽侧壁与通道层呈一定角度。下面将会进一步讨论tft元件100凹槽侧壁的平整度和侧壁与通道层的倾斜角度以实现tft100更好的结构和更好的电性能。

至少部分第二导电层105包含多层结构，如三层结构。例如，在tft元件100的源极1051或漏极1052，多层结构的第二导电层105可以包含与通道层104电连接的第一子层105-1，设在第一子层上的第二子层105-2，设在第二子层上的第三子层105-3。在一些实施例中，多层结构并不会被应用在整个第二导电层105中。例如，第二导电层105的特定区域可以根据设备需求和/或设计构想的需要，由双层或者单层子层所构成。

第一子层105-1和第三子层105-3主要由含有一种以上的化学元素以特定原子含量比例组合的导电化合物构成。在一些实施例中，第一子层105-1(可被称为底隔离层，即bottombarrierlayer，简称为bbl)主要包含透明氧化物(tco)导电材料。例如透明氧化物导电材料可以包括铟锡氧化物(ito)、铟锌氧化物(izo)、镓锌氧化物(gzo)、铝锌氧化物(azo)和其它合适的氧化物。第二子层105-2(可被称为中间导电层，即middleconductivelayer，简称为mcl)主要由有效地导电材料构成。例如，第二子层105-2可由金属和金属合金材料中至少一种构成。在一些实施例中，第二子层105-2可包含铝、铜、锰、钼、和钼钨材料中的至少一种。第三子层105-3(可被称为顶盖层，即topcappinglayer，简称为tcl)可由与第一子层105-1相似的材料但原子含量比例不同的一种材料构成，例如透明氧化物导电材料可以包括铟锡氧化物(ito)、铟锌氧化物(izo)、镓锌氧化物(gzo)、铝锌氧化物(azo)和其它合适的氧化物。

在一些实施例中，上述多层导电结构可以被应用于形成栅极线111和/或栅极102。然而，栅极线111和/或栅极102材料的选择和成分比例不需要与数据线112和s/d电极相同，可以根据具体地设计需求或者其他实际因素决定。此外，本发明所揭示的多层导电结构不仅可以在“底栅型”(如图2所示)所采用，亦可以在“顶栅型”所应用。

第一子层105-1和第三子层105-3可以增加第二子层105-2和其他元件之间的粘合强度，由此增强tft元件100的结构完整性。此外，第一子层105-1和第三子层105-3可以由具有扩散阻挡作用的材料构成，实现材料的高导电性。例如铜(cu)(或它的合金)具有低电阻/电抗，其出众的电性能适用于高效导电的应用。同时，在加工过程中，铜是一种在装置结构中容易自身扩散/迁移的活性的材料。铜原子扩散到设备中部分的位置上(比如通道区)会降低设备性能(也就是铜污染)。第一子层105-1和第三子层105-3可以作为扩散阻挡层将铜原子限制在电子设备的合适区域，以此增强信号传导的质量以提高设备的可靠性。此外，第一子层105-1提供一欧姆接触缓冲界面位于第二子层105-2(比如本案中主要包含铜材料)和通道层104(比如本案中主要包含igzo材料)之间。第二导电层105的第一子层105-1和第三子层105-3的材料可以根据蚀刻性能(比如蚀刻速率)进行选择。例如，通过导电氧化材料与第二子层105-2的蚀刻速率的差异以确定第一子层105-1和第三子层105-3的材料。例如，当第二子层105-2主要由铜构成时，第一子层105-1和第三子层105-3主要包括ito或者izo。对第二导电层105的材料的正确选择对减少制造成本有重要意义。例如，容易进行湿法蚀刻材料(比如izo)可以减少对昂贵的制造设备(比如干法蚀刻设备)的依赖和/或工艺处理时间。

在一些具体实施例中，通道层104的平均厚度范围大概在200～350埃。在一些具体实施例中，第一子层105-1的平均厚度在200～300埃。在一些实施例中，第二子层105-2的平均厚度在2000～3500埃。在一些实施例中，第三子层(tcl105-3)的平均厚度在200～350埃。实际的层厚度可根据应用需求和/或实际需要决定。

图3a～3d展示了在多层结构的第二导电层105经图案化得到不同的蚀刻凹槽的轮廓(比如图2中圆圈部分的放大图)。图3a～3d具体说明了不同的材料成分配比在第二导电层105的第三子层105-3和第一子层105-1对蚀刻侧面轮廓的不同影响。第二导电层105的第三子层105-3组成成分元素的不同含量比例可以影响其蚀刻凹槽的轮廓(凹槽侧壁)的形成。综上，第一子层105-1和第三子层105-3的成分含量比例的调整(例如含量比例的差异)对tft元件100形成合适的凹槽侧壁有重要作用。

图3a表示第二导电层105的第一种凹槽的侧壁(在第一子层105-1一定的含量比例下)。图3a中所示的凹槽侧壁呈一定的角度均匀倾斜，在许多应用中能对tft元件100的结构和电方面产生有利的影响。图3a所示的实施例中，第三子层和第一子层均包含含有铟(in)和锌(zn)的金属氧化物，在某些情况下，在用蚀刻剂进行图案化过程中，第二导电层105中铟(in)组分的蚀刻速率明显比锌(zn)组分的慢。同时，铟(in)一般具有更优良的导电性，铟(in)和锌(zn)以一定比例组成可以使子层的导热性和加工能力达到微妙的平衡。

在一些实施例中，第一子层105-1的铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比(或者其他合适测量手段的铟锌含量比)大于第三子层105-3的铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比。第一子层105-1和第三子层105-3中铟锌比的不同有利于在源极1051和漏极1052之间形成合适的凹槽的侧壁轮廓，该凹槽在第三子层105-3的宽度比凹槽在第一子层105-1的宽度要大。

图3b表示第二导电层105的第二种凹槽的侧壁(在不同的子层成分比例方案下)。图3b中所示的凹槽侧壁相当于第三子层105-3蚀刻不足的情况，使第二导电层105具有一部分突出结构。在本实施例中，这种突出的特征主要出现在第三子层105-3。是由于第三子层105-3铟原子个数占铟锌原子个数总量的比重过多导致的蚀刻速度过慢。这种突出结构是不理想的，这种突出的几何构造会降低整个半导体装置(tft元件100)的结构完整性。例如，第二导电层105的第三子层105-3的突出结构必然使下面的子层形成一定的阴影区域，将可能阻碍后续元件的沉积/形成。例如，这种突出结构将使tft元件100的第三子层105-3和第二子层105-2/第一子层105-1之间的子层交界区产生空隙。这种空隙不利于tft元件100的结构完整性。比如，第三子层105-3(以及随后在其上形成的其他元件)可能在物理上从底层(特别是在柔软性平板装置的应用中)隔离(比如剥离)。同时，第二导电层105中的空隙也会改变装置的电性能(如电容特性)。

图3c表示第二导电层105的第三种凹槽的侧壁(在不同的子层成分比例方案下)。图中所示的凹槽侧壁相当于第一子层105-1蚀刻不足的情况，即在第二导电层105底部残留尾部。是由于第一子层105-1铟原子个数占铟锌原子个数总量的比重过多导致的，使其在第一子层105-1中的蚀刻速率过慢。在tft元件100中，过长的剩余尾部在第二导电层105靠近通道层104上的区域会影响到通道层104的有效长度。例如，在第一子层105-1中的剩余尾部会减少通道层104的有效长度，因此影响tft元件100的电性能。同时，剩余尾部会导致通道区域(如源极1051和漏极1052之间的区域)的蚀刻过浅，导致更高的寄生电容。

图3d表示第二导电层105的第四种凹槽的侧壁(在不同的子层成分比例方案下)。图中所示的凹槽侧壁相当于在第三子层105-3层底部蚀刻过度的情况，导致在第二导电层105的蚀刻部分生成咬边结构。在一些实施例中，咬边结构首先出现在底部子层区域，这可能是锌在第一子层105-1中含量过多且在第三子层105-3和第一子层105-1中铟锌比中差异不足导致的。如上所述，咬边结构在结构完整性中是不利的，会降低整个半导体装置(如tft元件100)的结构完整性。例如，tft元件100中靠近(或在下面)的位置会产生咬边结构，对tft元件100的结构和电性能产生不利影响。结果使第一子层105-1上面的子层(如第二子层105-2，第三子层105-3和其它后续形成在上面的元件)更容易形成物理性的伤害(例如底层的断裂)，特别是在柔性面板装置的应用中。

请再次参考图3a，在制造半导体装置中生成图中所示的剖面结构需要一种特定的工艺条件。综上，保持合适的铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比差异足够大可保证具有一定倾斜角度的凹槽侧壁的形成(如图3a所示)。再次参阅图2，第二导电层105中形成的两个相对的侧面(凹槽106形成在该两个侧面之间)在源极1051和漏极1052之间配合形成一个尺寸逐渐变小的凹槽，该凹槽在所述第三子层105-3的宽度大于该凹槽在所述第一子层105-1的宽度。

如前述，铟锌比在第一子层105-1大于第三子层105-3。再如，第一子层105-1中的铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比可定义为第一铟锌比(也就是说in(bbl):zn(bbl)＝r1,以％表现)。同样的，在第三子层105-3中铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比可以定义为第二铟锌比(也就是说in(tcl):zn(tcl)＝r2,以％表现)。在本实施例中，为了实现图2和图3a所示的蚀刻侧壁，应使多层结构的第二导电层105的第一铟锌比r1大于第二铟锌比r2(即r1>r2)。

例如，在一实施例中，铟原子个数在第三子层105-3的铟锌原子个数总量中占0.15，锌原子个数在第三子层105-3的铟锌原子个数总量中占0.85，因此，第三子层105-3的第二铟锌比大概为17.6％(即r2＝in(tcl):zn(tcl)＝0.15/0.85)。另一方面，铟原子个数和锌原子个数在第一子层105-1的铟锌原子个数总量中分别占为0.35和0.65。因此，第一子层105-1的第一铟锌比大概为53.8％(即r1＝in(bbl):zn(bbl)＝0.35/0.65)。在子层的不同比例下(r1>r2)可产生图2所示的向下尺寸逐渐变小的凹槽。

第三子层105-3与第一子层105-1的铟锌含量比例的差异可能大于临界值以维持在蚀刻时的最佳工艺条件。据发现第三子层105-3的第二铟锌比与第一子层105-1第一铟锌比之差在大于或等于20％的可使得在第二导电层105得到最佳性能。例如前面的实施例中，第一子层105-1的第一铟锌比与第三子层105-3的第二铟锌比的差大概为36％(即r1–r2＝53.8％-17.6％)，满足上述条件。一个满足临界值的合适的配比可以防止出现图3d中所述的不良的咬切结构。

再如，在一些实施例中，第一子层105-1中的第一铟锌比范围大致为25％～80％。在其他一些实施例中，第一子层105-1中的第一铟锌比范围大致为45％～70％。另一方面，在一些实施例中，第三子层105-3中的第二铟锌比范围大致为5％～40％。在其他一些实施例中，第三子层105-3中的第二铟锌比范围大致为10％～35％。在本案公开的实施例中，通过对第一子层105-1和第三子层105-3之间的铟锌比之差的调整，影响源极1051和漏极1052之间的凹槽106的侧壁的平整度的和侧壁与通道层的角度。此外，在一些实施例中，凹槽的侧壁与所述通道层表面形成呈40度～80度的夹角。第二导电层105的凹槽侧壁与通道层104的钝角会加重突出或者咬切特征，如前所述从而影响后续元件的整合。另一方面，在蚀刻导电层的过程中过度的蚀刻可能使侧壁与通道层104的角度在高密度的设备中浪费额外的平面空间且对设备通道层的长度有不利的影响。除此之外，过浅的侧壁与通道层104的角度会在相应的区域内引起更高的寄生电容。在一些实施例中，第二导电层105的锥形夹角在60和70度之间,在适当的工艺条件中可实现以确保设备可靠性。

图4揭示的是一实施例的一种阵列基板的tft元件100的剖面示意图，该tft元件100包括源极1051和漏极1052。如图4所示，在一些实施例中，第二导电层105可以包括一个或者多个子层。例如，在实施例中，第二导电层105在第一子层105-1和第二子层105-2之间进一步包含一个附加子层105-4。附加子层105-4可由包含铟和锌的金属氧化物组成。附加子层105-4的铟锌比大于第三子层105-3的第二铟锌比且小于第一子层105-1的第一铟锌比。附加子层105-4的铟锌比的定义与第一铟锌比类似，是指附加子层105-4中的铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比。为了更进一步提高第二导电层105和通道层104接触界面的电性能(比如减少欧姆接触)，至少一个附加子层105-4可插入在第一子层105-1与通道层104，最低的子层需要更高的铟原子个数占铟锌原子个数总量的比重以使第二导电层105的可蚀刻形成合适的凹槽。此外，在一些实施例中，第一子层105-1的铟原子个数占铟锌原子个数总量的比重与附加子层105-4的铟原子个数占铟锌原子个数总量的比重的比值大于1小于或等于1.5。在更进一步的实施例中，可有多个附加子层105-4，如前所述的原因，靠近所述第一子层105-1的附加子层105-4的铟原子个数占铟锌原子个数总量的比重大于远离所述第一子层105-1的附加子层105-4的铟原子个数占铟锌原子个数总量的比重。

图5a～5g为制造tft元件的各步骤的示意图。

图5a表示在基底101的主表面沉积第一导电层的剖面示意图。基底101为绝缘材料构成。在一些应用中，基底101合适的材料可包括具有足够透光度的玻璃、石英和塑料(比如应用于可见光谱中电磁辐射的视觉显示)。在一些应用中，基底101可包括陶瓷和/或硅材料。在一些应用中，可采用柔软性基底材料。柔软性基底材料可选自：聚醚砜(pes)、聚萘二甲酸乙二醇酯(pen)、聚乙烯(pe)、聚酰亚胺(pi)、聚氯乙烯(pvc)和聚对苯二甲酸乙二醇酯(pet)中的至少一种。

第一导电层可运用合适的沉积技术形成在基底101上，包括物理性薄膜沉积法，比如物理气相沉积法(如pvd、pepvd)以设在基底101上。接着第一导电层可以通过合适的蚀刻技术图案化，形成栅极线111和/或栅极102。集成信号传导线(比如栅极线111)和tft元件100的电极(比如栅极102)可以降低装置结构的复杂性并以此减少制造的复杂性。

第一导电层的材料可选自铝(al)、银(ag)、金(au)、钴(co)、铬(cr)、铜(cu)、铟(in)、锰(mn)、钼(mo)、镍(镍)、钕(nd)、(pd)钯、铂(pt)、钛(ti)、钨(w)、和锌(zn)中的至少一种。为了达到更好的光学效率，在一些实施例中第一导电层可选择透明导电材料，如氧化铟锡(ito)、氧化铟锌(izo)、掺铝氧化锌(azo)、或其他的化合物。

图5b为在栅极102上沉积的栅极绝缘层103的剖面示意图。绝缘层103可通过运用适当的薄膜沉积技术(包括物理和/或化学薄膜沉积法)沉积以形成保护层防止栅极102与后续元件点连接而造成短路。绝缘层可由合适的介电材料如氧化硅(siox)、氮化硅(sinx)、氧氮化硅(sioxny)、氧化铝(alox)、氧化钇(y2o3)、氧化铪(hfox)、氧化锆(zrox)、氮化铝(aln)、铝氮氧化物(aino)、氧化钛(tiox)、钛酸钡(batio3)、钛酸铅(pbtio3)中的一种或者多种构成。在一些实施例中，一种或者多种高介电材料用作tft元件(如tft元件100)的栅极绝缘体。高介电材料可包括：li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu等上述物质的氧化物及这些氧化物的混合物。栅极绝缘层包含的高介电材料，可以用于与金属的栅极材料连接，其电性能比传统多晶硅材料更好。

图5c表示沉积通道层104的剖面示意图。通道层104可以通过合适的沉积技术包括物理性薄膜沉积法(比如物理气相法如pvd、pepvd)在栅极绝缘层上沉积。通道层104可包含合适的半导体材料，如氧化物、单质半导体、化合物半导体、和合金半导体材料中的至少一种，所述氧化物半导体、单质半导体、化合物半导体、和合金半导体材料呈非晶状、晶体状、或多晶状。在一些实施例中，通道层可包含铟-镓-锌氧化物(igzo)、铟-锌-锡氧化物(izto)、铟-镓-锡氧化物(igto)、铟-铝-锌氧化物(iazo)中的至少一种。

通道层104可以图案化形成tft元件(如tft元件100)的半导体/活性区提供电子迁移的通道。根据通道材料的选择，通道层可通过单独的蚀刻工艺(相当于第一蚀刻掩膜，如本图所示)图案化。在此例中，后续的第二导电层105(如图5f中)可以单独通过第二蚀刻工艺(相当于第二蚀刻掩膜)图案化。然而，在一些实施例中，通道层104和第二导电层105的材料兼容性可以通过一种蚀刻掩膜一同蚀刻形成通道层104和第二导电层105。对蚀刻掩膜需求的减少可很大程度上降低工艺复杂性和制造成本。再如，半导体材料igzo和透明材料izo可以分别用作通道层104的材料和第二导电层105材料，以利于利用他们类似的蚀刻特性。

图5d是多层结构的第二导电层105(如第二导电层105第一子层105-1的沉积)初始沉积的横剖面。在该特定工艺中，第一子层105-1通过沉积法如物理气相法(如pvd，pepvd)沉积在通道层104之上。在一些实施例中，第一子层105-1主要包含一种以上透明氧化物导电(tco)材料，比如铟锡氧化物(ito)、铟锌氧化物(izo)、镓锌氧化物(gzo)、铝锌氧化物(azo)和其它合适的组合中的至少一种构成。第一子层105-1可以提供为通道层(如材质为igzo)和后续设在第一子层105-1上面的导电材料(如材质为cu)之间的欧姆接触缓冲面，以此提高子层界面的电性能(如减少界面的电阻)。

图5d表示是第一子层105-1的一种选择性的处理方法。如前述，第二导电层105可包含多层部分，第二子层105-2(mcl)(图5e中)形成在第一子层105-1(bbl)之上。第二子层105-2和第一子层105-1均主要由导电材料构成，但二者的电性能可能有所不同。例如，在该例中，第一子层105-1主要包含tco，第二子层105-2主要含金属材料(如cu)。为了进一步提高第一子层105-1与第二子层105-2之间的电性能，一种选择性的处理方法为在沉积第二子层105-2(mcl)之前在第一子层中添加额外的氢(h)。额外的氢可通过氨气等离子处理、氢气退火工艺和/或其他合适的方法添加于第一子层中。

经测量(比如采用四探针电阻率测量法)，对比一个没有经过氢化处理的子层(其氢含量大约为10²¹cm^-3)，处理后的第一子层105-1的氢含量应增加20％或以上。第一子层105-1氢含量的增加使薄膜结构的电荷密度增加，以此提高不同材料的子层界面之间的电性能(比如减少电阻)。在一些实施例中，氢化处理过的第一子层105-1可以使导电率增加10％或以上)。

如前述，第二导电层105使用合适的材料可以减少制造成本。例如，使用易于湿法蚀刻的材料(如izo/cu/izo)可降低对昂贵制造设备需求(如干法蚀刻设备)和/或节约制造时间。

图5e是第二导电层105的其余子层(如第二子层105-2，第三子层105-3)的剖面示意图。该图表示第二、第三子层的第二种可选处理方法。在所示工艺中，第二子层105-3与第三子层105-3分别依次设置在第一子层105-1上。每个第二子层105-2(mcl)和第三子层105-3(tcl)可由合适的沉积技术形成，比如物理气相沉积法(如pvd，pepvd)。第二子层主要由导电性好的材料构成，比如金属或金属合金。在一些实施例中，第二子层包含铝、铜、锰、钼、和钼钨材料中的至少一种。另一方面，在一些实施例中，第三子层包含透明导电氧化物材料，如铟锡氧化物(ito)、铟锌氧化物(izo)、镓锌氧化物(gzo)、铝锌氧化物(azo)和其它合适的氧化物中的至少一种。第三子层与第一子层的材料相同但组分配比不同的材料构成。

更多的导电元件(如传导线/通道)可以设在半导体装置(tft元件100)中的第三子层105-3上建立通讯连接路径并连接第三子层105-3。因此，为了进一步提高第三子层105-3材料和后续导电元件表面的电性能，第二种选择性的处理方法可以以相似的手段，即在第三子层105-3(tcl)以引入额外的氢(h)。如上所述，相比没有任何处理第三子层105-3，经氢化处理的第三子层105-3氢含量可增加20％以上的的氢含量。第三子层105-3氢含量的增加使薄膜结构的电子集中量增加，以此提高不同材料的子层界面之间的电性能(比如减少电阻)。在一些实施例中，氢化处理过的第三子层105-3可以使导电率增加10％或以上。

图5f为第二导电层105图案化形成源极1051和漏极1052的剖面示意图。在本实施例工序中，第二导电层105层通过图案化形成在装置栅极区(栅极102)上电分离的源极1051和漏极1052。第二导电层105的图案化可以由合适的蚀刻工艺实现(比如湿法蚀刻)，以在第二导电层105上形成凹槽106，以将第二导电层105上的电分离成两部分，即装置的源极1051和漏极1052。如前所述，第二导电层105中不同元素含量的比例会影响其凹槽106侧壁的蚀刻。比如，对第一子层105-1和第三子层105-3成分比例的改变(比如它们之间不同的比例的成分比例)是tft元件100形成理想凹槽106侧壁的重要因素。

在本实施例工序中，每个第一子层105-1和第三子层105-3可由含铟(in)和锌(zn)的氧化物组成。此外，第一子层105-1的铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比大于第三子层105-3的铟原子个数占铟锌原子个数总量的比重与锌原子个数占铟锌原子个数总量的比重之比。如前述，第三子层105-3与第一子层105-1不同的铟锌比有利于在蚀刻第二导电层105上的凹槽106时得到合适的凹槽轮廓。此外，铟锌比的差异大于临界值可以确保合适的蚀刻剖面的形成。如该例中，第一子层105-1和第三子层105-3之间大于或等于20％的铟锌比利于在第二导电层105形成合适的蚀刻凹槽。在一些实施例中，第二导电层105中凹槽侧壁应当形成与通道层104表面呈40度～85度的夹角。

图5f所示，表示了一个形成于源极1051和漏极1052之间的凹槽106，凹槽106在第三子层105-3的宽度大于该凹槽106在第一子层105-1的宽度，凹槽侧壁平整且倾斜。需要指出的是，由于不同焦距的放大，很难确定精确的线性蚀刻面(如直线侧面剖面固定不变的斜率)。然而，如前述，在第二导电层105中对于材料成分的适当改变能够在第二导电层105的表面形成大致一致的斜率(如保持一个没有突出和/或者咬边这些中断的大致连续倾斜的侧面)。

同样的，现实情况中，一个固定的侧壁与通道层104的夹角不容易精确形成。然而，现实情况中侧壁与通道层104的夹角大致上有规律且不断开(如没有突起和/或咬边的形成)，侧壁与通道层104的夹角会取一个平均值，如基底101和线性的凹槽侧壁形成了第二子层105-2的凹槽侧壁的上角和下角(如相当于第二子层105-2的低点和高点)。此外，在一些情况中，可采用其他决定侧壁与通道层104的夹角的方法。

如前述，在一些实施例中，第二导电层105可包含一个或者多个附加子层105-4。例如，一个附加子层105-4(图未示)可以设在第一子层(bbl)105-1和第二子层(mcl)105-2之间。附加子层105-4可以包括含铟和锌的金属氧化物，其铟锌比大于第三子层105-3(tcl)的铟锌比(小于第一子层105-1的铟锌比)。附加子层105-4以更高的铟原子个数占铟锌原子个数总量的比重插入在第一子层105-1下面可保持第二导电层105的蚀刻特性，因此，可进一步提高第二导电层105和通道层104接触面的电性能。在一些实施例中，可能有多于一个的附加子层105-4在第一子层105-1上，靠近第一子层105-1的附加子层的铟原子个数占铟锌原子个数总量的比重会比远离第一子层105-1的附加子层105-4的的铟锌含量要高。

图5g是沉积在半导体装置(tft元件100)的第二导电层105的源极105-a/漏极105-b上的钝化层的剖面示意图。比如，一层或者多层钝化层107可设在第二导电层105层、凹槽侧壁以及通道层的上表面上，钝化层107可以保护tft元件100面受后续制造工序的伤害。此外，特定的通道材料(如igzo)对周围的条件很敏感(如氧气、水分)。绝缘的且足够厚的钝化层设在tft元件100上以保护脆弱的装置结构免受潜在的环境伤害。在一些实施例中，钝化层107可以运用一种或者多种沉积手段(比如化学沉积手段如cvd/pecvd/mocvd)共形地设在tft元件100的表面上。由于钝化层107形成后，该半导体装置(tft元件100)还可进行退火工序以对通道层进行激活。

在一些实施例中，在钝化层107沉积的过程中，半导体装置(tft元件100)可在暴露的区域内形成侧副层108(如图6a～6c和图8a～8b)。例如，钝化层可以通过pecvd沉积，即一种在大型生产中运用的能量强化薄膜沉积法。然而在沉积过程中，高能等离子可能会在半导体装置的暴露区域引起化学反应，导致侧副层108的形成。在一些实施例中，第二导电层105的第二子层105-2中的金属材料(如铜)有高导电性(化学性质活跃)，在钝化处理过程中，高能等离子可能促使蚀刻侧面的金属(如铜)材料表面区域形成金属氧化物(如氧化铜)侧副层。在某些情况下，侧副层108的形成是必然的，移除这些侧副层108会增加工艺的复杂性并增加成本。

图6a～6c是不同实施例中蚀刻侧面微观示意图。图6a为一实施例的第二导电层105的凹槽区域的扫描电镜图。如图6a所示，侧副层108的厚度小幅不均出现波动。此外，可被观察到的是，侧副层108的下部分接近通道层104处厚度明显较大。

图6b为一实施例的第二导电层105凹槽区域的透射电镜图。参照一致性，对侧副层108厚度的定义可通过侧面测量法，即侧副层108的膜厚通常沿基底101的主表面的主要平行方向测量(未展示)。如图6b，表示不理想的结果下的侧副层108。例如，侧副层108的不同区域厚度不同，尤其是其下部分(接近通道层104处)的厚度较大。此外，整个侧副层108的厚度看起来相对较大(如大于600埃)。侧副层108的较厚的下部分向下延伸并接触通道层104会对通道层104造成影响。

图6c是另一实施例中第二导电层105凹槽区域的透射电镜图。图6c表示第二导电层105凹槽表面的较理想的侧副层108。该图中，侧副层108的厚度较均匀。然而，整个侧副层108的厚度仍相对较大(如接近600埃)，且其下部分仍在第二子层105-2的向下延伸并接触通道层。

图7a～7c是侧副层108剖面示意图。

图7a为凹槽侧壁表面过度生成厚的且向下延伸到通道层104的侧副层108的剖面示意图。相比之下，图7b为覆盖在凹槽侧壁上生成厚度更薄且未延伸到通道层104的侧副层108的剖面示意图。在每个实施例中，半导体装置的多层结构的第二导电层105覆盖着两层钝化层107。内部的钝化层107主要包含氧化硅绝缘材料，外部的钝化层107主要包含氮化硅材料。同时，实施例中用铜作为导电性第二子层105-2。因此，侧副层108主要包含氧化铜。

在通道激活/退火过程中，氮化硅将在氢原子以特定的控制方式通过内部氧化硅层向下扩散至通道层104的时候作为氢贮存器。如图7b所示，细窄的侧副层108可允许氢扩散通道在内部钝化层107通过(如图中向下箭头所示)。然而，如图7a所示，如果存在一个厚的且过度延伸的侧副层108(氧化铜)，具有渗透性的氧化铜可形成阻力更小的传播通道(如箭头所示)，使氢在传播通道之中更容易迁移，结果将对半导体装置的电性能产生不利的影响。值得注意的是，多层结构的第二导电层105的第一子层105-1的咬边结构将会加重上述问题，因为蚀刻侧面的咬边结构使侧副层108更容易向下进一步延伸至通道区域。

图7c为不同厚度侧副层108的临界电压特性。相比图7b中厚度较薄的向下延伸较短的侧副层108，厚的且过度延伸的侧副层108(图7a所示)会使氢过度地扩散至通道层的某些区域，导致半导体装置的临界电压向左移动(比如临界电压的减小)。临界电压的减小可能导致通道区域更高电流泄露，从而对装置的性能/可靠性产生不利的影响。

在钝化层沉积过程中时调整沉积工艺的条件(比如图5g所示)可在不需要增加制造复杂性和/或其他额外的成本的前提下优化侧副层108。对工艺条件的正确调整更利于实现相对稳定且较窄的侧副层108(如依据整个层的厚度、均匀度和垂直延伸度)。例如，在pecvd过程中初始工艺条件对侧副层108的初步生成中具有重要意义。在一些实施例中，较低的初始压力可以在pecvd加工过程中运用以减少在多层结构的第二导电层105蚀刻剖面暴露区域的化学反应速率。同样地，在一些实施例中，pecvd加工初始阶段的输出功率可调整为与钝化层107(如氧化硅材料)的厚度相符合的输出功率。在一些实施例中，pecvd工艺的初始功率密度可在一个特定的时间内设为较低的等级，直到对钝化层107的处理达到第一平均厚度。一个较低的初始输出功率在钝化工艺过程中的设置，有利于减少对凹槽表面的等离子伤害及侧副层108的形成速率。在一些实施例中，在半导体装置的凹槽表面，首先在第一道工序(具有低加工参数)形成由氧化硅材料形成的适形的第一钝化层，随后的一个或者多个设置了较高参数值加工条件加快了整个制造的效率。在一些情景中(当侧副层108大致稳定且窄)，侧副层108可以在评估多层传导结构(如第二导电层105)的性能(例如几何特征，比如凹槽侧面倾斜角度和其它剖面特性的测定)时被忽略使装置功能的鉴定变得容易。

图8a～8b是一些实施例中导体装置剖面示意图。

图8a是一个相对窄的侧副层108剖面示意图，该侧副层108通过合适的工艺调整控制侧副层108不与通道层104接触。例如，侧副层108与通道层104相间隔。因此，侧副层108不会与第二导电层105的第一子层105-1的低层边界接触。在一些实施例中，工艺条件的适当调整能够使侧副层108的向下延伸范围(最低可视端)保持在第一子层105-1厚度的至少一半(即，垂直分离高度h1大于第一子层105-1的垂直厚度h2的1/2)。在本案中，第一子层105-1的厚度可以在第二导电层105的凹槽侧壁被测量。然而，在一些实施例中，第一子层105-1的厚度不均，第一子层105-1的平均膜厚可以作为侧副层108垂直延伸范围的参照。

如图8b，表示大致稳定的侧副层108剖面示意图，其通过适当的工艺调整实现达到整个厚度更薄且均匀度更高。在一些实施例中，侧副层108侧厚度的均匀度由3个测量点决定，测量点分别为侧副层108的第一侧厚度(如t1)、第二侧厚度(如t2)、第三侧厚度(如t3)，测量点的平均值将表示侧副层108的均匀度(即(t1+t2+t3)/3)。第一侧厚度t1在第二子层105-2(大致为第三子层105-3与第二子层105-2的连接界面)位置处进行测量。第二侧厚度t2取第二子层105-2的中间高度(即大致为第二子层105-2厚度的1/2处，第二子层105-2的厚度可通过局部或者平均值得到，如前述方法)位置处进行测量。第三侧厚度t3由第二子层105-2的底层界面(大致为第一子层105-1与第二子层105-2的连接界面)位置处进行测量。在一些实施例中，对工艺条件的适当调整能够使侧副层108厚度的3点平均值维持在400埃。在另一些的实施例中，侧副层108厚度的局部最大值将被稳定在400埃之内。

以上实施方式仅用以说明本发明的技术方案而非限制，尽管参照较佳实施方式对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。