用于减少的接口和串联触头电阻的触头集成的制作方法

本发明涉及半导体制造领域，具体涉及用于减少的接口和串联触头电阻的触头集成。

背景技术：

半导体制造工艺涉及场效应晶体管和触头的制造。对半导体材料的触头接口的常规制造涉及各种材料的溅射以减少接口处的触头电阻。随着半导体器件缩小到越来越小的技术节点，缩小的特征尺寸使得这种材料在小特征中的沉积更具挑战性。

技术实现要素：

本发明提供了用于处理半导体衬底的方法。一个方面涉及一种在衬底上形成触头的方法，所述方法包括：(a)在蚀刻所述衬底以形成两个或更多个触头孔之后，通过利用等离子体浸没离子注入(plasmaimmersionionimplantation)将第一材料注入到第一半导体材料中以形成p型半导体；以及(b)通过利用等离子体浸没离子注入将第二材料注入到第二半导体材料中以形成n型半导体。所述第一材料可以是铂、铱和锇中的任一种，所述第二材料可以是铒、镱、镝和钆中的任一种。

在各种实施方式中，该方法还包括在(a)之前，在所述衬底上保形地沉积包含钛的衬垫层。在各种实施方式中，所述第一材料通过所述衬垫层注入。在一些实施方式中，所述第二材料通过所述衬垫层注入。

所述第一材料可以沉积到介于约1nm和约4nm之间的深度。在一些实施方式中，所述第二材料沉积到介于约1nm和约4nm之间的深度。在一些实施方式中，所述第一材料的掺杂浓度为约5×10¹⁴原子/cm²。在一些实施方式中，所述第二材料的掺杂浓度为约5×10¹⁴原子/cm²。

在各种实施方式中，所述第二半导体材料是硅和硅锗中的一种。在各种实施方式中，所述第一半导体材料是硅、碳化硅和磷化硅碳中的一种。

该方法还可以包括：(c)在形成所述n型半导体和所述p型半导体之后，用金属填充所述两个或更多个触头孔。

在一些实施方式中，用所述金属填充所述两个或更多个触头孔包括沉积无氟钨。在一些实施方式中，所述无氟钨在所述两个或更多个触头孔中沉积而不沉积所述衬垫层。在一些实施方式中，通过将衬底暴露于金属有机含钨前体和还原剂来沉积无氟钨。在一些实施方式中，通过将衬底暴露于含氯含钨前体和还原剂来沉积无氟钨。在一些实施方式中，在经注入的n型和p型半导体上直接沉积无氟钨。在一些实施方式中，用金属填充两个或更多个触头孔包括将铜电镀到衬底上。

在各种实施方式中，所述方法还包括(d)在执行(a)和(b)之间通过化学气相沉积来沉积第一氮化硅层；(e)在执行(b)之后通过化学气相沉积来沉积第二氮化硅层；以及(f)在执行(c)之前，打开(open)所述第一和氮化硅层。

具体而言，本发明的一些方面可以阐述如下:

1.一种在衬底上形成触头的方法，所述方法包括：

(a)在蚀刻所述衬底以形成两个或更多个触头孔之后，通过利用等离子体浸没离子注入将选自铂、铱和锇中的第一材料注入到第一半导体材料中以形成p型半导体；以及

(b)通过利用等离子体浸没离子注入将选自铒、镱、镝和钆中的第二材料注入到第二半导体材料中以形成n型半导体。

2.根据条款1所述的方法，还包括在(a)之前，在所述衬底上保形地沉积包含钛的衬垫层。

3.根据条款2所述的方法，其中所述第一材料通过所述衬垫层注入。

4.根据条款2所述的方法，其中所述第二材料通过所述衬垫层注入。

5.根据条款1所述的方法，其中所述第一材料沉积到介于约1nm和约4nm之间的深度。

6.根据条款1所述的方法，其中所述第二材料沉积到介于约1nm和约4nm之间的深度。

7.根据条款1所述的方法，其中所述第一材料的掺杂浓度为约5×10¹⁴原子/cm²。

8.根据条款1所述的方法，其中所述第二材料的掺杂浓度为约5×10¹⁴原子/cm²。

9.根据条款1-8中任一项所述的方法，其中所述第二半导体材料选自硅和硅锗。

10.根据条款1-8中任一项所述的方法，其中所述第一半导体材料选自硅、碳化硅和磷化硅碳。

11.根据条款1-8中任一项所述的方法，还包括(c)在形成所述n型半导体和所述p型半导体之后，用金属填充所述两个或更多个触头孔。

12.根据条款11所述的方法，其中用所述金属填充所述两个或更多个触头孔包括沉积无氟钨。

13.根据条款12所述的方法，其中所述无氟钨沉积在所述两个或更多个触头孔中而不沉积衬垫层。

14.根据条款12所述的方法，其中所述无氟钨通过将所述衬底暴露于金属有机含钨前体和还原剂来沉积。

15.根据条款12所述的方法，其中所述无氟钨通过将所述衬底暴露于含氯含钨前体和还原剂来沉积。

16.根据条款12所述的方法，其中，无氟钨直接沉积在经注入的所述n型和p型半导体上。

17.根据条款11所述的方法，还包括：

(d)在执行(a)和(b)之间通过化学气相沉积来沉积第一氮化硅层；

(e)在执行(b)之后通过化学气相沉积来沉积第二氮化硅层；以及

(f)在执行(c)之前打开所述第一和氮化硅层。

18.根据条款11所述的方法，其中用所述金属填充所述两个或更多个触头孔包括电镀铜到所述衬底上。

下面参照附图进一步描述这些方面和其他方面。

附图说明

图1是描绘用于处理半导体衬底的操作的工艺流程图。

图2a是描绘用于执行某些实施方式的操作的工艺流程图。

图2b-2j是经历所公开的实施方式的各种操作的衬底的示意图。

图3是描绘用于执行某些实施方式的操作的工艺流程图。

图4是描绘用于执行某些实施方式的操作的工艺流程图。

图5是用于执行某些实施方式的示例性装置的示意图。

具体实施方式

在以下描述中，阐述了许多具体细节以提供对所呈现的实施方式的透彻理解。可以在没有这些具体细节中的一些或全部的情况下实践所公开的实施方式。在其他情况下，没有详细描述公知的处理操作以不必要地模糊所公开的实施方式。虽然将结合具体实施方式描述所公开的实施方式，但是应当理解，其并不旨在限制所公开的实施方式。

集成电路继续以越来越小的尺寸制造。然而，某些半导体器件(例如场效应晶体管(fet))的小尺寸导致某些问题。例如，短沟道长度可导致短沟道效应，其中源极和/或漏极区域对沟道或沟道中的载流子施加不适当的影响。这些短沟道效应可能导致栅极对沟道进行控制的能力降低。有利地，当使用3d器件代替平面器件时，这些效应减小。鳍式场效应晶体管(finfet)结构是在绝缘体上硅(soi)衬底上的金属氧化物半导体场效应晶体管(mosfet)，由此将硅(或多晶硅)蚀刻成鳍状体晶体管。在使用finfet的情况下，栅极增加对沟道的控制，因为栅极抱合沟道的四个侧面中的三个(即，栅极接触沟道的两个侧表面和沟道的顶表面)。

finfet制造可以是用于形成与finfet结构的半导体材料的表面接触的触头的集成方案的一部分。器件性能通常取决于触头接口的电阻。常规方法包括在触头接口处形成硅化镍(nisi)，但该材料是硅中的中等带隙功函数材料(0.65ev)，并且易于形成nisi2的“管”。一些减小触头电阻的常规方法涉及形成金属-绝缘体-硅(mis)结构，但是在mis结构中的氧化钛(tio2)或氧化硅(sio2)的集成可能在半导体衬底的后续处理期间导致不稳定的结构。

一些其它常规技术涉及在触头接口处制造低电阻硅化物。一些方法还涉及在硅衬底上直接沉积钛金属而不形成硅化物。通过诸如物理气相沉积(pvd)之类的方法沉积钛。通过在半导体衬底表面上沉积金属(例如钛)并退火该衬底以形成金属间化合物，同时用湿法蚀刻工艺去除未反应的金属，在触头接口处形成自对准硅化物(“硅化物”)。一些其它常规沉积方法包括通过pvd在半导体表面上直接沉积钛，随后通过化学气相沉积(cvd)沉积氮化钛(tin)覆盖物。然而，随着器件缩小和触头尺寸减小到更小的尺寸，高电阻tin层消耗大量的触头填充物，从而使触头填充材料不能沉积到特征中。减少特征中的高电阻tin的量的半导体制造技术涉及昂贵的集成技术以蚀刻材料并用较低电阻的金属填充触头或金属栅极。

在n型半导体和p型半导体上在触头金属和半导体表面之间形成低触头电阻接口的一种方法是对每种类型使用不同的材料，这被称为“双重硅化物”集成。常规技术试图形成双重硅化物以降低硅化物至硅的电阻(silicidetosiliconresistance)。然而，这种技术不能用各种金属制造双重硅化物，因为金属材料易于氧化并且难以通过溅射蚀刻和沉积。

本文提供通过利用等离子体浸没离子注入(piii)轻度注入半导体材料来沉积铂、铱、锇、铒、镱、镝和钆金属的方法。虽然本文描述的实施方式可以通过执行piii来实现，但是可以使用能够执行如本文所述的浅注入的任何其他离子注入方法。如下面进一步描述的，实施方式适合于与在鳍(fin)形成和触头蚀刻以暴露源极和漏极区之后的finfet应用集成。一些实施方式包括多于一次的掩模操作以形成双重硅化物。在一些实施方式中，公开的实施方式在触头中不使用含钛衬垫层，以允许其它材料用于触头，例如通过cvd沉积的钴，通过原子层沉积(ald)沉积的钴，或通过ald沉积的碳氮化钨。还可以使用较低电阻触头填充材料，例如通过cvd沉积的钨、无氟钨、电化学沉积的钴(例如，电镀或化学镀)。

图1提供了描绘可以与所公开的实施方式一起使用的示例性集成方案的总体工艺流程图。在操作191中，提供衬底。衬底可以是硅晶片，例如200mm晶片、300mm晶片或450mm晶片，包括具有一个或多个材料层的晶片，所述材料例如沉积在晶片上的电介质、导电或半导体材料。

图案化衬底可以具有两个或更多个“特征”，例如通孔或触头孔，以及高深宽比。特征可以形成在上述层中的一层或多层内。特征的一个实例是半导体衬底中的孔或通孔或衬底上的层。本文所述的方法可用于填充垂直特征(例如钨通孔)和水平特征。例如，在操作191之前，可以制造鳍结构用于finfet型晶体管，并且可以蚀刻衬底以在finfet结构的源极和漏极区上形成触头孔。另一个例子是衬底或层中的沟槽。在各种实施方式中，特征可以具有底层，例如阻挡层或粘附层。底层的非限制性实例包括电介质层和导电层，例如氧化硅、氮化硅、碳化硅、金属氧化物、金属氮化物、金属碳化物和金属层。

回到图1，在操作195中，形成双重硅化物。图2a、图3和图4提供了使用所公开的实施方式形成双重硅化物的示例性方法的进一步的工艺流程图。所公开的实现方式可以使用集成方案形成双重硅化物，该集成方案涉及使用等离子体浸没离子注入来注入材料以形成经注入的n型半导体和经注入的p型半导体的操作，如下面进一步描述的。

在操作199中，特征用块(bulk)金属填充。如上所述，示例性块金属包括钴、无氟钨和钨。方法包括cvd、ald、pvd和电镀(例如电镀或化学镀)。

在各种实施方式中，可以通过注入如本文所述材料，然后沉积无氟钨来减少触头接口处的电阻。可以通过将衬底暴露于含氯的钨前体，例如五氯化钨(wcl5)或六氯化钨(wcl6)，通过ald和/或cvd来沉积无氟钨。使用含氯钨前体沉积无氟钨的其它实例描述于2015年5月4日提交的名称为“methodsofpreparingtungstenandtungstennitridethinfilmsusingtungstenchlorideprecursor”的美国专利申请序列no.14/703,732，其全部内容通过引用并入本文。

所公开的实施方式可以在群集工具中或在多于一个的用于执行集成方案的各种操作的工具中执行。例如，在各种实施方式中，用于掩模的光致抗蚀剂的沉积、蚀刻和去除可以在与注入操作分开的室中执行。

图2a是描绘根据某些实施方式的执行图1的操作195的实施例的工艺流程图。如上所述提供衬底。图2b示出了具有半导体材料100和经蚀刻的电介质材料102以形成特征130a和130b的衬底的示例。在各种实施方式中，操作195可以在finfet结构(未示出)上形成。在图2a中，在操作202中，衬垫层保形地沉积在特征上。图2c示出了保形地沉积在特征130a和130b上的衬垫层104。在各种实施方式中，例如当执行所公开的实施方式以在双重硅化物中形成p型半导体材料时，半导体材料100可以是硅或硅锗。在各种实施方式中，例如当执行所公开的实施方式以在双重硅化物中注入n型半导体材料时，半导体材料100可以是硅或碳化硅或磷化硅碳。

在一些实施方式中，在操作202中沉积的衬垫层包括两个或更多个衬垫层。衬垫层可以包括含金属的材料，例如钛或氮化钛。在各种实施方式中，钛衬垫层保形地沉积在特征上。衬垫层可以是通过cvd沉积的氮化硅层。在各种实施方式中，衬垫层可以通过ald保形地沉积。在各种实施方式中，衬垫层可沉积到介于约1nm和约10nm之间的厚度。

在操作204a中，可掩蔽可用于形成n区的特征，使得暴露p区。如本文所述的n区可以指用于形成n型半导体或经轻度注入的n型半导体区域的半导体材料的区域。本文所述的p区可以指用于形成p型半导体或者经轻度注入的p型半导体区域的半导体材料的区域。掩蔽n区可以包括在衬底上沉积掩模和图案化掩模。例如，在一些实施方式中，可以使用光致抗蚀剂。图2d提供了特征130a上方的掩模106的示例，以及因此，n区域131a，在特征130b的底部留下暴露的131b区。

回到图2a，在操作204b中，将材料轻度注入暴露的半导体区域中。示例性材料包括具有大于0.8ev的带隙的材料，例如铱、铂和锇。各种硅化物的阻挡层高度描述于besser等人的“silicidechallengesfor22nmtechnologiesandbeyond”，13(1)ecstransactions377-388(2008)中。可以使用等离子体掺杂技术(例如piii或脉冲piii)来注入材料，所述等离子体掺杂技术涉及表面改性技术，通过施加高电压脉冲dc或纯dc功率源从等离子体中提取加速离子，并将它们靶向合适的衬底或具有放置在其上的半导体晶片的电极，以便用合适的掺杂剂注入衬底或电极。电极是用于正电性等离子体的阴极，同时它是用于负电性等离子体的阳极。

piii或脉冲piii允许可以被控制以注入到半导体材料中的浅深度的低能量掺杂。注入深度可以介于约1nm和约4nm之间，或介于约1nm和约2nm之间。借助于等离子体源可以在适当设计的真空室中产生等离子体。在以超低能量注入金属物质的情况下，可以使用栅格。

可以根据注入能量和剂量(例如，从等离子体产生的原子的量)来定制注入的方向性和程度。可以调节掺杂的浓度以实现约1:1的硅与材料的比率。例如，可以选择掺杂浓度以实现约1:1的硅与铂的比率。在半导体材料的表面上的示例性掺杂浓度可以为约5×10¹⁴原子/cm²。

图2e提供了朝向区域131b注入特征130b的等离子体的离子108的示例。图2f示出了经轻度注入的p型半导体表面110。注意，注入可以通过衬垫层104进行，如图2e和2f所示。这可以保护注入区域110免于被氧化。在图2f中，掩模也已经被移除。

返回图2a，在操作206a中，在p区上掩蔽特征以暴露用于形成n区的特征的半导体表面。图2g提供了示例性衬底，其中掩模106用于掩蔽经注入的p区域110并暴露特征130a。在操作206b中，将材料轻度注入到用于制造轻度注入的n区的特征中。图2h示出了朝向区域131a注入特征130a的等离子体108的示例。图2i示出了用于n区的轻掺杂区域114。注意，注入可以通过衬垫层104进行，如图2h和图2i所示。

n区可以用具有小于约0.3ev的带隙的材料注入。示例性材料包括铒、镱、镝和钆。这些材料易于氧化，但是由于它们能够通过衬垫层注入，所以衬垫层保护这些材料不被氧化。类似于操作204b，注入深度可以介于约1nm和约4nm之间，或者介于约1nm和约2nm之间。如上文关于操作204b所述，同样可以通过piii或脉冲piii执行注入。类似于操作204b，在半导体衬底的表面上的示例性掺杂浓度可以是约5×10¹⁴原子/cm²。

如上参照图1所述，在操作195之后(例如在图2a的操作206之后)，可以执行操作199，其中特征用块金属填充。图2j提供示例性衬底，由此图2i中的衬底用体金属116填充到特征130a和130b中以在n型半导体114和p型半导体110上形成触头。

图3提供了描绘用于图1的操作195的另一示例性集成方案的工艺流程图。在操作304a中，可以掩蔽特征，使得仅暴露用于形成p型半导体的半导体材料。如上面关于图2a的操作204a所述，这可以通过在衬底上形成图案化的光致抗蚀剂来执行。注意，在该示例性实施方式中，在掩蔽之前不沉积衬垫层。

在操作304b中，将材料注入到特征中以在各种特征的底部形成p型半导体。如上文关于图2a的操作204b所述，示例性材料包括具有大于0.8ev的带隙的材料，例如铱、铂和锇。注入深度可以介于约1nm和约4nm之间，或介于约1nm和约2nm之间。如上所述，可以通过piii或脉冲piii来注入材料。

在操作302中，可以在衬底上沉积衬垫层。衬垫层可以是通过cvd沉积的氮化硅层。在各种实施方式中，衬垫层可以通过ald保形地沉积。该材料可以沉积在特征上方以保护经轻度注入的p型半导体材料。例如，在各种实施方式中，一些材料可能易于氧化，并且沉积在掺杂的p型半导体材料上的氮化硅层可以防止材料被氧化。在操作302中，在沉积衬垫层之后，可以随后蚀刻和/或移除掩模。

在操作306a中，可以在衬底上形成图案化掩模，以掩蔽经轻度注入的p型半导体材料。在操作306b中，将材料注入到特征中以形成轻度注入的n型半导体材料。注意，在一些实施方式中，操作304a和304b可以在306a和306b之前执行，或反之亦然(例如，n型和p型半导体材料的制造可以以任何合适的顺序制造)。在各种实施方式中，在操作306b中沉积的材料可以是相对于图2a中的操作206b所描述的任何材料，包括铒、镱、镝和钆。

在操作312中，可以在特征上沉积第二衬垫层。第二衬垫层可以是与在操作302中沉积的第一衬垫材料相同的材料。在各种实施方式中，第二衬垫层是氮化硅层。同样也可以沉积氮化硅层以保护经轻度注入的n型半导体免受氧化。例如，衬底可以被转移到另一室或工具用于后续处理，并且可以沉积衬垫层以保护经掺杂的半导体材料在转移期间不被氧化。

在操作308中，蚀刻衬垫层以暴露经注入的n区和p区。在各种实施方式中，这在用金属填充特征之前执行(参见例如图1的操作199，其可以在图3的操作308之后)。

图4提供图1的操作195的所公开的实施方式的示例性实施方案的另一工艺流程图。在操作404a中，可在衬底上形成图案化掩模以掩蔽一些特征并暴露将用于形成掺杂的p型半导体材料的其他特征。在各种实施方式中，操作404a可涉及与上文所描述的关于图2a中的操作204a和图3的操作304a的那些相同的方法、技术和条件。在操作404b中，将材料注入到特征中以形成经轻度注入的p型半导体。在各种实施方式中，操作404b可以包括诸如上文所描述的关于图2a中的操作204b和图3中的操作204b的方法、技术、材料和条件。例如，在操作204b中，可以使用piii或脉冲piii来注入铱、铂或锇。

在操作402中，可以在特征上沉积衬垫层。在各种实施方式中，衬垫层是氮化硅层。类似于图3中的操作302，可以沉积该衬垫层以保护经轻度注入的p型半导体材料。如上所述，衬垫层可以通过ald或cvd或任何其它合适的沉积方法来沉积。在各种实施方式中，在操作402中沉积的衬垫层是保形的。

在操作408中，蚀刻衬垫层以暴露掺杂的p区。方法、技术和条件可以是上面描述的关于图3的操作308的方法、技术和条件中的任何一种。在操作410中，铱、铂或锇材料可以作为金属触头层沉积到特征中。注意在图4提供的实施方式中，使用铱、铂或锇作为触头金属。这种材料可以通过pvd、cvd或ald沉积。

装置

可以使用诸如等离子体浸没离子注入(piii)系统之类的装置来执行各种实施方式中的注入。示例性piii系统包括可从德克萨斯州奥斯汀的ionbeamservices获得的pulsionnano或pulsionhp。在一些实施方式中，可以使用包括能够产生低能量等离子体的等离子体发生器的等离子体室来执行注入。在一些实施方式中，可以使用电子回旋共振(ecr)等离子体源、电容耦合等离子体源、电感耦合等离子体源或其它合适的等离子体源在真空室中产生等离子体。

在各种实施方式中，所述装置包括适于处理半导体衬底的一个或多个室。

图5是用于使用piii执行某些公开的实施方式的示例性装置的示意图。装置500包括处理室502和等离子体源504。在一些实施方式中，处理室502是真空室。处理室502包括将等离子体源504连接到处理室502的耦合机构506。在各种实施方式中，耦合机构506可包括离子遮板。耦合机构506允许等离子体物质(例如离子和电子)，从等离子体源504进入处理室502。

等离子体源504可以是任何合适类型的等离子体源，诸如高密度等离子体源、电子回旋共振(ecr)等离子体源、电容耦合等离子体(ccp)源、电感耦合等离子体(icp)源、变压器耦合等离子体(tcp)源、螺旋等离子体源或其它合适的等离子体源。在一些实施方式中，等离子体源504是产生等离子体的单独的上游室。在各种实施方式中，在分离室中产生等离子体以减少对容纳在处理室502中的衬底或晶片510的损坏。

室502包括适于支撑或保持衬底510的卡盘或衬底保持器508。卡盘508被配置为接收并保持在其上执行注入的衬底510。卡盘508可以是用于当衬底510存在时用于支撑衬底510的静电卡盘。卡盘508还包括用于夹持和脱开衬底510的静电电极。为此目的可以提供滤波器和dc钳位功率源(未示出)。例如，在一些实施方式中，功率源(未示出)可以是高压脉冲直流(dc)功率源或高压纯dc功率源。还可以提供用于将衬底510从卡盘508提升的其他控制系统。卡盘417可以使用rf功率源512供电。rf功率源512通过连接件516连接到匹配电路514。匹配电路514通过连接件518连接到卡盘508。以这种方式，rf功率源512连接到卡盘508。在一些实施方式中，卡盘508的偏置功率可设置为足以控制诸如镱等材料注入在介于约1nm和约4nm之间的浅深度处的功率。

在各种公开的实施方式中，可将包括铂、铱、锇、铒、镱、镝、钆或其组合的气体馈送到等离子体源504中以产生等离子体。等离子体可以在处理室502外部产生。在各种实施方式中，等离子体可以产生一种或多种等离子体和/或反应性物质，例如离子、自由基、中性物质和其他等离子体物质。等离子体物质可以通过耦合机构506进入处理室502。卡盘508和衬底510可以被偏置成负电压，使得电场驱动电子远离衬底510，从而形成电子耗尽鞘520。负偏置的衬底510可以使带正电荷的离子朝其加速，其中一些离子然后被注入到衬底510上。如本文其他地方所述，可以执行这种注入，以将材料注入衬底510上的半导体材料，以形成作为双重硅化物结构的一部分的n型或p型半导体。当卡盘508和衬底510被偏置成正电压时，鞘520可以崩溃以中和卡盘508和衬底510的电荷。在各种实施方式中，可以执行脉冲piii。施加到卡盘508和衬底510的电压脉冲的示例性范围可以介于约5微秒和约100微秒之间，在每个脉冲之间具有约0.1毫秒到约2毫秒的持续时间。在各种实施方式中，将铂、铱、锇、铒、镱、镝或钆离子注入到衬底上在半导体材料(例如硅、硅锗、碳化硅、磷化硅碳或其组合)上介于约1nm至约5nm之间，或约1nm至约2nm之间的深度。可以根据注入能量和剂量(例如，从等离子体产生的原子的量)来定制注入的方向性和程度。可以调节掺杂的浓度以实现约1:1的硅与材料的比率。例如，可以选择掺杂浓度以实现约1:1的硅与铂的比率。在半导体材料的表面上的示例性掺杂浓度可以为约5×10¹⁴原子/cm²。

该装置可以包括系统控制器599。在一些实施方式中，控制器599是系统的一部分，该系统可以是上述示例的一部分。这种系统可以包括半导体处理设备，该半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台和/或具体的处理组件(晶片基座、气流系统等)。这些系统可以与用于控制它们在处理半导体晶片或衬底之前、期间和之后的操作的电子器件一体化。电子器件可以称为“控制器”，该控制器可以控制一个或多个系统的各种元件或子部件。根据处理要求和/或系统的类型，控制器559可以被编程以控制本文公开的任何工艺，包括控制工艺气体输送、温度设置(例如，加热和/或冷却)、压强设置、真空设置、功率设置、射频(rf)发生器设置、rf匹配电路设置、频率设置、流速设置、流体输送设置、位置及操作设置、晶片转移进出工具和其他转移工具和/或与具体系统连接或通过接口连接的装载锁。

宽泛地讲，控制器599可以定义为接收指令、发布指令、控制操作、启用清洗操作、启用端点测量等等的具有各种集成电路、逻辑、存储器和/或软件的电子器件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(dsp)、定义为专用集成电路(asic)的芯片和/或一个或多个微处理器或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置的形式(或程序文件)传送到控制器599、定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定过程的操作参数的指令。在一些实施方式中，操作参数可以是由工艺工程师定义的用于在制备晶片的一个或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或裸芯片期间完成一个或多个处理步骤的配方的一部分。

在一些实现方式中，控制器599可以是与系统集成、耦接或者说是通过网络连接系统或它们的组合的计算机的一部分或者与该计算机耦接。例如，控制器599可以在“云端”或者是晶片厂(fab)主机系统的全部或一部分，它们可以允许远程访问晶片处理。计算机可以启用对系统的远程访问以监测制造操作的当前进程，检查过去的制造操作的历史，检查多个制造操作的趋势或性能标准，改变当前处理的参数，设置处理步骤以跟随当前的处理或者开始新的工艺。在一些实例中，远程计算机(例如，服务器)可以通过网络给系统提供工艺配方，网络可以包括本地网络或互联网。远程计算机可以包括允许输入或编程参数和/或设置的用户界面，该参数和/或设置然后从远程计算机传送到系统。在一些实例中，控制器599接收数据形式的指令，该指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解，参数可以针对将要执行的工艺类型以及工具类型，控制器599被配置成连接或控制该工具类型。因此，如上所述，控制器599可以例如通过包括一个或多个分立的控制器而分布，这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如，本文所述的工艺和控制)工作。用于这些目的的分布式控制器的实例可以是与一个或多个远程集成电路(例如，在平台水平或作为远程计算机的一部分)通信的室上的一个或多个集成电路，它们结合以控制室内工艺。

示例的系统可以包括但不限于：等离子体蚀刻室或模块、沉积室或模块、旋转清洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(pvd)室或模块、化学气相沉积(cvd)室或模块、原子层沉积(ald)室或模块、原子层蚀刻(ale)室或模块、离子注入室或模块、轨道室或模块、以及在半导体晶片的制备和/或制造中可以关联上或使用的任何其他的半导体处理系统。

如上所述，根据工具将要执行的一个或多个工艺步骤，控制器599可以与一个或多个其他的工具电路或模块、其他工具组件、组合工具、其他工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者将晶片的容器搬运到半导体制造工厂中的工具位置和/或装载口以及从工具位置和/或装载口搬运晶片的容器的材料搬运中使用的工具通信。

结论

虽然为了清楚理解的目的已经相当详细地描述了前述实施方式，但是显而易见的是，可以在所附权利要求的范围内实施某些改变和修改。应当注意，存在实现本实施方式的方法、系统和装置的许多替代方式。因此，本实施方式被认为是说明性的而不是限制性的，并且实施方式不限于这里给出的细节。