半导体器件的制作方法
本发明构思的示例实施方式涉及半导体器件，更具体地，涉及包括外延层的半导体器件及其制造方法。
背景技术：
在基于鳍的场效应晶体管(finfet)中，源/漏极层可以通过选择性外延生长(seg)工艺形成在有源鳍上。源/漏极层可以生长在垂直方向和水平方向两者上，并且当有源鳍彼此靠近时，分别从有源鳍生长的源/漏极层可以彼此合并。在静态随机存取存储器(sram)器件中，当从相邻晶体管的有源鳍生长的源/漏极层彼此合并时，会发生电故障。
技术实现要素：
本发明构思提供具有优良特性的半导体器件以及制造具有优良特性的半导体器件的方法。
根据本发明构思的一些实施方式，提供半导体器件。半导体器件可以包括第一有源鳍、多个第二有源鳍、第一源/漏极层结构以及第二源/漏极层结构。第一有源鳍可以在基板的表面的第一区域上。基板的表面可以包括第一区域和第二区域。第二有源鳍可以在基板的第二区域上。第一栅结构和第二栅结构可以分别在第一有源鳍和第二有源鳍上。第一源/漏极层结构可以在第一有源鳍的与第一栅结构相邻的部分上。第二源/漏极层结构可以共同地接触邻近于第二栅结构的第二有源鳍的上表面，第二源/漏极层结构的顶表面可以比第一源/漏极层结构的顶表面到基板的表面更远离基板的表面。
在一些实施方式中，第一源/漏极层结构可以包括在第一有源鳍上的第一半导体层、在第一半导体层上的第二半导体层以及在第二半导体层上的第三半导体层。第二源/漏极层结构可以包括在彼此间隔开的相应的第二有源鳍上的第四半导体层、共同地在第四半导体层上的连续的第五半导体层以及在第五半导体层上的连续的第六半导体层。
在一些实施方式中，第一半导体层和第四半导体层可以包括具有第一锗浓度的硅锗，第二半导体层和第五半导体层可以包括具有大于第一锗浓度的第二锗浓度的硅锗，第三半导体层和第六半导体层可以包括具有大于第二锗浓度的第三锗浓度的硅锗。
在一些实施方式中，第一半导体层和第四半导体层还可以包括具有第四杂质浓度的p型杂质，第二半导体层和第五半导体层还可以包括具有大于第四杂质浓度的第五杂质浓度的p型杂质，第三半导体层和第六半导体层还可以包括具有大于第五杂质浓度的第六杂质浓度的p型杂质。
在一些实施方式中，第一半导体层和第四半导体层可以包括具有第一碳浓度的硅碳化物，第二半导体层和第五半导体层可以包括具有大于第一碳浓度的第二碳浓度的硅碳化物，第三半导体层和第六半导体层可以包括具有大于第二碳浓度的第三碳浓度的硅碳化物。
在一些实施方式中，第一半导体层和第四半导体层还可以包括具有第四杂质浓度的n型杂质，第二半导体层和第五半导体层还可以包括具有大于第四杂质浓度的第五杂质浓度的n型杂质，第三半导体层和第六半导体层还可以包括具有大于第五杂质浓度的第六杂质浓度的n型杂质。
在一些实施方式中，第一有源鳍和第二有源鳍可以包括在基本上平行于基板的表面的第一方向上延伸的各自的最长的尺寸，第一栅结构和第二栅结构可以包括在基本上平行于基板的表面并交叉第一方向的第二方向上延伸的各自的最长的尺寸。
在一些实施方式中，第二半导体层沿第二方向截取的横截面可以具有第一形状，该第一形状包括限定相对于基板的表面的角度并背对基板的上侧壁表面、限定相对于基板的表面的角度并面向基板的表面的下侧壁表面、以及平行于基板的表面的顶表面。第三半导体层可以形成在第二半导体层的上侧壁表面上。第五半导体层沿第二方向截取的横截面可以具有包括在第二方向上连接到彼此的多个第二形状的形状。第二形状可以在第二有源鳍的相应的第二有源鳍上并可以包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第六半导体层可以形成在第五半导体层的上侧壁表面上。
在一些实施方式中，第六半导体层的顶表面可以与第五半导体层的顶表面基本上共平面。
在一些实施方式中，第六半导体层沿第二方向截取的横截面可以包括基本上平坦的并沿第二方向基本上平行于基板的表面的顶表面。
在一些实施方式中，在沿第二方向截取的横截面中，在第五半导体层的第二形状中的最外面的第二形状的上侧壁表面的外上侧壁表面上的第六半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，在沿第二方向截取的横截面中，在第二半导体层的上侧壁表面上的第三半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，第二半导体层的沿第二方向截取的横截面可以具有第一形状，该第一形状包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第三半导体层可以形成在第二半导体层的上侧壁表面上。第五半导体层沿第二方向截取的横截面可以具有包括在第二方向上连接到彼此的多个第二形状的形状。第二形状可以在第二有源鳍的相应的第二有源鳍上并可以包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第六半导体层可以形成在第五半导体层的上侧壁表面上。
在一些实施方式中，第六半导体层的顶表面可以比第五半导体层的顶表面到基板的表面更远离基板的表面。
在一些实施方式中，第六半导体层沿第二方向截取的横截面可以包括基本上平坦的并沿第二方向基本上平行于基板的表面的中央顶表面。
在一些实施方式中，在沿第二方向截取的横截面中，在第五半导体层的第二形状中的最外面的第二形状的上侧壁表面的外上侧壁表面上的第六半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，在沿第二方向截取的横截面中，在第二半导体层的上侧壁表面上的第三半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，第一源/漏极层结构可以包括至少部分地覆盖第二和第三半导体层的第一硅层，第二源/漏极层结构可以包括至少部分地覆盖第五和第六半导体层的第二硅层。
在一些实施方式中，半导体器件还包括在第一源/漏极层结构上的第一接触插塞和在第二源/漏极层结构上的第二接触插塞。
在一些实施方式中，第一接触插塞在基本上垂直于基板的表面的垂直方向上的第一长度可以大于第二接触插塞在垂直方向上的第二长度。
在一些实施方式中，第一接触插塞的顶表面可以与第二接触插塞的顶表面基本上共平面，第一接触插塞的底部可以比第二接触插塞的底部到基板的表面更靠近基板的表面。
在一些实施方式中，第一和第二接触插塞的底部可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，第一接触插塞的底部可以具有比其边缘部分到基板的表面更远离基板的表面的中央部，第二接触插塞的底部可以具有比其边缘部分到基板的表面更远离基板的表面的平坦的中央部。
在一些实施方式中，半导体器件还可以包括在第一源/漏极层结构和第一接触插塞之间的第一金属硅化物图案以及在第二源/漏极层结构和第二接触插塞之间的第二金属硅化物图案。
在一些实施方式中，第一有源鳍可以包括多个第一有源鳍，第一源/漏极层结构可以包括彼此间隔开的多个结构，并且所述多个结构中的那些结构在多个第一有源鳍的相应的第一有源鳍上。
在一些实施方式中，第一区域可以是包括sram器件的静态随机存取存储器(sram)区域，第二区域可以是包括逻辑器件的逻辑区域。
根据本发明构思的一些实施方式，提供半导体器件。半导体器件可以包括第一有源鳍、多个第二有源鳍、第一栅结构和第二栅结构、第二源/漏极层结构、第一接触插塞和第二接触插塞。第一有源鳍可以在基板的表面的第一区域上，基板的表面可以包括第一区域和第二区域。第二有源鳍可以形成在基板的第二区域上。第一栅结构和第二栅结构可以分别形成在第一有源鳍和第二有源鳍上。第一源/漏极层结构可以形成在邻近第一栅结构的第一有源鳍上。第二源/漏极层结构可以共同地接触邻近第二栅结构的第二有源鳍的上表面，第二源/漏极层结构的顶表面可以与第一源/漏极层结构的顶表面基本上共平面。第一接触插塞可以形成在第一源/漏极层结构上。第二接触插塞可以形成在第二源/漏极层结构上，第二接触插塞的底部可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，第一源/漏极层结构可以包括在第一有源鳍上的第一半导体层、在第一半导体层上的第二半导体层以及在第二半导体层上的第三半导体层。第二源/漏极层结构可以包括在彼此间隔开的相应的第二有源鳍上的第四半导体层、共同地在第四半导体层上的连续的第五半导体层以及在第五半导体层上的连续的第六半导体层。
在一些实施方式中，第一半导体层和第四半导体层可以包括具有第一锗浓度的硅锗，第二半导体层和第五半导体层可以包括具有大于第一锗浓度的第二锗浓度的硅锗，第三半导体层和第六半导体层可以包括具有大于第二锗浓度的第三锗浓度的硅锗。
在一些实施方式中，第一有源鳍和第二有源鳍可以包括在基本上平行于基板的表面的第一方向上延伸的各自的最长的尺寸，第一栅结构和第二栅结构可以包括在基本上平行于基板的表面并交叉第一方向的第二方向上延伸的各自的最长的尺寸。
在一些实施方式中，第二半导体层沿第二方向截取的横截面可以具有第一形状，该第一形状包括限定相对于基板的表面的角度并背对基板的上侧壁表面、限定相对于基板的表面的角度并面向基板的表面的下侧壁表面、以及平行于基板的表面的顶表面。第三半导体层可以形成在第二半导体层的上侧壁表面上。第五半导体层沿第二方向截取的横截面可以具有包括在第二方向上连接到彼此的多个第二形状的形状。第二形状可以在第二有源鳍的相应的第二有源鳍上并可以包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第六半导体层可以形成在第五半导体层的上侧壁表面上。
在一些实施方式中，第六半导体层的顶表面可以与第五半导体层的顶表面基本上共平面。
在一些实施方式中，第六半导体层沿第二方向截取的横截面可以包括基本上平坦的并沿第二方向基本上平行于基板的表面的顶表面。
在一些实施方式中，在沿第二方向截取的横截面中，在第五半导体层的第二形状中的最外面的第二形状的上侧壁表面的外上侧壁表面上的第六半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，在沿第二方向截取的横截面中，在第二半导体层的上侧壁表面上的第三半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，第一源/漏极层结构可以包括至少部分地覆盖第二和第三半导体层的第一硅层，第二源/漏极层结构可以包括至少部分地覆盖第五和第六半导体层的第二硅层。
在一些实施方式中，第一接触插塞在基本上垂直于基板的表面的垂直方向上的第一长度可以基本上等于第二接触插塞在垂直方向上的第二长度。
在一些实施方式中，第一接触插塞的底部可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，半导体器件还可以包括在第一源/漏极层结构和第一接触插塞之间的第一金属硅化物图案以及在第二源/漏极层结构和第二接触插塞之间的第二金属硅化物图案。
根据本发明构思的一些实施方式，提供半导体器件。半导体器件可以包括第一有源鳍、多个第二有源鳍、多个第三有源鳍、第一栅结构、第二栅结构和第三栅结构、第一外延层结构、第二外延层结构、第三外延层结构、第一接触插塞、第二接触插塞以及第三接触插塞。第一有源鳍可以在基板的表面的第一区域上，基板的表面可以包括第一区域、第二区域和第三区域。第二有源鳍和第三有源鳍可以分别形成在基板的第二区域和第三区域上。第一栅结构、第二栅结构和第三栅结构可以分别形成在第一有源鳍、第二有源鳍和第三有源鳍上。第一外延层结构可以形成在邻近第一栅结构的第一有源鳍上。第二外延层结构可以共同地接触邻近第二栅结构的第二有源鳍的上表面。第三外延层结构可以共同地接触邻近第三栅结构的第三有源鳍的上表面。第一接触插塞可以形成在第一外延层结构上。第二接触插塞可以形成在第二外延层结构上。第三接触插塞可以形成在第三外延层结构上。第二和第三接触插塞中的至少一个的底部可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，第二外延层结构可以包括硅锗，第三外延层结构可以包括硅碳化物。
在一些实施方式中，第二接触插塞的底部和第三接触插塞的底部可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，第一接触插塞在基本上垂直于基板的表面的垂直方向上的第一长度可以大于第二和第三接触插塞分别在垂直方向上的第二和第三长度。
在一些实施方式中，第二和第三外延层结构的顶表面可以比第一外延层的顶表面到基板的表面更远离基板的表面。
在一些实施方式中，第二外延层可以包括硅锗，第三外延层可以包括硅。
在一些实施方式中，第二接触插塞的底部可以是基本上平坦的并基本上平行于基板的表面，第三接触插塞的底部可以是弯曲的。
在一些实施方式中，相应的第一和第三接触插塞在基本上垂直于基板的表面的垂直方向上的第一和第三长度可以每个大于第二接触插塞在垂直方向上的第二长度。
在一些实施方式中，第一和第三外延层结构的顶表面可以每个比第二外延层的顶表面到基板的表面更靠近基板的表面。
在一些实施方式中，第一区域可以是包括sram器件的sram区域，第二和第三区域可以是包括逻辑器件的逻辑区域。
根据本发明构思的一些实施方式，提供制造半导体器件的方法。在方法中，隔离图案可以形成在基板的表面上。隔离图案可以覆盖第一有源鳍的下部和多个第二有源鳍的下部。基板可以包括第一区域和第二区域，第一有源鳍和第二有源鳍可以分别在第一有源区和第二有源区中。第一虚设栅结构和第二虚设栅结构可以分别形成在第一有源鳍和第二有源鳍上。第一和第二源/漏极层结构可以通过在第一有源鳍和第二有源鳍的分别邻近第一栅结构和第二栅结构的部分上的选择性外延生长(seg)工艺而形成。第二源/漏极层结构可以共同地接触第二有源鳍的上表面，第二源/漏极层结构的顶表面可以比第一源/漏极层状结构的顶表面到基板的表面更远离基板的表面。第一虚设栅结构和第二虚设栅结构可以分别用第一栅结构和第二栅结构替换。
在一些实施方式中，形成第一源/漏极层结构和第二源/漏极层结构可以包括通过蚀刻第一有源鳍和第二有源鳍的分别邻近第一虚设栅结构和第二虚设栅结构的上部而形成第一凹陷和第二凹陷。形成第一源/漏极层结构和第二源/漏极层结构可以包括形成第一源/漏极层结构和第二源/漏极层结构以分别填充第一凹陷和第二凹陷。
在一些实施方式中，seg工艺可以包括利用硅源气体、锗源气体和氯化氢(hcl)气体。
在一些实施方式中，硅源气体可以包括硅烷(sih4)气体和/或乙硅烷(si2h6)气体。
在一些实施方式中，形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第一seg工艺，该第一seg工艺包括以相应的第一和第二流动速率提供硅源气体和锗源气体以在相应的第一凹陷和第二凹陷中形成第一半导体层和第四半导体层。形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第二seg工艺，该第二seg工艺包括以相应的第三和第四流动速率提供硅源气体和锗源气体以在相应的第一半导体层和第四半导体层上形成第二半导体层和第五半导体层。形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第三seg工艺，该第三seg工艺包括以相应的第五和第六流动速率提供硅源气体和锗源气体以在相应的第二和第五凹陷中形成第三半导体层和第六半导体层。
在一些实施方式中，第二seg工艺中的第四流动速率与第三流动速率的比率可以大于第一seg工艺中的第二流动速率与第一流动速率的比率，并且第三seg中的第六流动速率与第五流动速率的比率可以大于第二seg工艺中的第四流动速率与第三流动速率的比率。
在一些实施方式中，第一至第三seg工艺还可以包括在相应的第一至第三seg工艺中以第七至第九流动速率提供p型杂质源气体。
在一些实施方式中，第八流动速率可以大于第七流动速率，第九流动速率可以大于第八流动速率。
在一些实施方式中，第二seg工艺可以形成具有{111}晶面的第二半导体层和第五半导体层。第三seg工艺可以在相应的第二半导体层和第五半导体层的背对基板的上侧壁表面上形成第三半导体层和第六半导体层，而不是在相应的第二半导体层和第五半导体层的面朝向基板的下侧壁表面上。
在一些实施方式中，第二半导体层的沿基本上平行于基板的表面并平行于第一栅结构和第二栅结构的方向截取的横截面可以具有第一形状，该第一形状包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第三半导体层可以形成在第二半导体层的上侧壁表面上。第五半导体层沿第二方向截取的横截面可以具有包括在第二方向上连接到彼此的多个第二形状的形状。第二形状可以在第二有源鳍的相应的第二有源鳍上并可以包括限定相对于基板的表面的角度并背对基板的上侧壁表面、限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面、以及平行于基板的表面的顶表面。第六半导体层可以形成在第五半导体层的上侧壁表面上。
在一些实施方式中，第六半导体层的顶表面可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，在第五半导体层的第二形状中的最外面的第二形状的上侧壁表面的外上侧壁表面上的第六半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，在第二半导体层的上侧壁表面上的第三半导体层的厚度可以小于在第五半导体层的第二形状的最外面的第二形状的上侧壁表面的内上侧壁表面上的第六半导体层的厚度并且小于在第五半导体层的第二形状的内部第二形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，在第三seg工艺之后，第四seg工艺可以包括提供二氯甲硅烷(sih2cl2)气体以分别在第三半导体层和第六半导体层上形成第一和第二硅层。
在一些实施方式中，seg工艺可以包括利用硅源气体、碳源气体和氯化氢(hcl)气体。
在一些实施方式中，硅源气体可以包括硅烷(sih4)气体和/或乙硅烷(si2h6)气体。
在一些实施方式中，形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第一seg工艺，该第一seg工艺包括以相应的第一和第二流动速率提供硅源气体和碳源气体以在相应的第一凹陷和第二凹陷中形成第一半导体层和第四半导体层。形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第二seg工艺，该第二seg工艺包括以相应的第三和第四流动速率提供硅源气体和碳源气体以在相应的第一半导体层和第四半导体层上形成第二半导体层和第五半导体层。形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第三seg工艺，该第三seg工艺包括以相应的第五和第六流动速率提供硅源气体和碳源气体以在相应的第二半导体层和第五半导体层中形成第三半导体层和第六半导体层。
在一些实施方式中，第一至第三seg工艺还可以包括在相应的第一至第三seg工艺中以第七至第九流动速率提供n型杂质源气体。
在一些实施方式中，第二seg工艺可以形成具有{111}晶面的第二半导体层和第五半导体层。第三seg工艺可以在相应的第二半导体层和第五半导体层的背对基板的上侧壁表面上形成第三半导体层和第六半导体层，而不是在相应的第二半导体层和第五半导体层的面朝向基板的下侧壁表面上。
在一些实施方式中，在形成第一源/漏极层结构和第二源/漏极层结构之后，可以形成覆盖第一源/漏极层结构和第二源/漏极层结构和第一虚设栅结构和第二虚设栅结构的侧壁的绝缘间层。在第一虚设栅结构和第二虚设栅结构用第一栅结构和第二栅结构替换之后，绝缘间层可以被部分地蚀刻以形成暴露第一源/漏极层结构和第二源/漏极层结构的上表面的第一和第二接触孔。第一和第二接触插塞可以分别形成在第一和第二接触孔中。
在一些实施方式中，第一接触孔可以比第二接触孔深。
在一些实施方式中，第一和第二接触孔的底部可以是平坦的。
在一些实施方式中，第一和第二接触孔的底部可以是弯曲的。
在一些实施方式中，在形成第一和第二接触孔之后，第一和第二金属硅化物图案可以形成在分别通过第一和第二接触孔暴露的第一源/漏极层结构和第二源/漏极层结构上。
根据本发明构思的一些实施方式，提供制造半导体器件的方法。在该方法中，隔离图案可以形成在基板的表面上。隔离图案可以覆盖第一有源鳍的下部和多个第二有源鳍的下部。基板可以包括第一区域和第二区域，第一有源鳍和第二有源鳍可以分别在第一有源区和第二有源区中。第一虚设栅结构和第二虚设栅结构可以分别形成在第一有源鳍和第二有源鳍上。第一源/漏极层结构和第二源/漏极层结构可以通过在第一有源鳍和第二有源鳍的分别邻近第一栅结构和第二栅结构的部分上的seg工艺而形成。第二源/漏极层结构可以共同地接触第二有源鳍的上表面，第二源/漏极层结构的顶表面可以与第一源/漏极层结构的顶表面基本上共平面。第一虚设栅结构和第二虚设栅结构可以分别用第一栅结构和第二栅结构替换。第一接触插塞可以形成在第一源/漏极层结构上。第二接触插塞可以形成在第二源/漏极层结构上，第二接触插塞的底部可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，形成第一源/漏极层结构和第二源/漏极层结构可以包括通过蚀刻第一有源鳍和第二有源鳍的分别邻近第一虚设栅结构和第二虚设栅结构的上部而形成第一凹陷和第二凹陷。seg工艺可以包括利用硅源气体、锗源气体和氯化氢(hcl)气体以分别形成填充第一凹陷和第二凹陷的第一源/漏极层结构和第二源/漏极层结构。硅源气体可以包括硅烷(sih4)气体和/或乙硅烷(si2h6)气体。
在一些实施方式中，形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第一seg工艺，该第一seg工艺包括以相应的第一和第二流动速率提供硅源气体和锗源气体以在相应的第一凹陷和第二凹陷中形成第一半导体层和第四半导体层。形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第二seg工艺，该第二seg工艺包括以相应的第三和第四流动速率提供硅源气体和锗源气体以在相应的第一半导体层和第四半导体层上形成第二半导体层和第五半导体层。形成第一源/漏极层结构和第二源/漏极层结构的seg工艺可以包括第三seg工艺，该第三seg工艺包括以相应的第五和第六流动速率提供硅源气体和锗源气体以在相应的第二和第五半导体层中形成第三半导体层和第六半导体层。
在一些实施方式中，第二seg工艺可以形成具有{111}晶面的第二半导体层和第五半导体层。第三seg工艺可以在相应的第二半导体层和第五半导体层的背对基板的上侧壁表面上形成第三半导体层和第六半导体层，而不是在第三seg工艺中在相应的第二半导体层和第五半导体层的面朝向基板的下侧壁表面上形成第三半导体层和第六半导体层。
在一些实施方式中，第二半导体层的沿基本上平行于基板的表面并平行于第一栅结构和第二栅结构的方向截取的横截面可以具有第一形状，该第一形状包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第三半导体层可以形成在第二半导体层的上侧壁表面上。第五半导体层沿第二方向截取的横截面可以具有包括在第二方向上连接到彼此的多个第二形状的形状。第二形状可以在第二有源鳍中的相应第二有源鳍上并可以包括限定相对于基板的表面的角度并背对基板的上侧壁表面、限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面、以及平行于基板的表面的顶表面。第六半导体层可以形成在第五半导体层的上侧壁表面上。
在一些实施方式中，第六半导体层的顶表面可以是基本上平坦的并基本上平行于基板的表面。
根据本发明构思的一些实施方式，提供制造半导体器件的方法。在方法中，隔离图案可以形成在基板的表面上。隔离图案可以覆盖第一有源鳍的下部、多个第二有源鳍的下部以及多个第三有源鳍的下部。基板可以包括第一、第二和第三区域，第一至第三有源鳍可以分别在第一至第三有源区中。第一、第二和第三虚设栅结构可以分别形成在第一至第三有源鳍上。第一、第二和第三源/漏极层结构可以形成在第一至第三有源鳍的邻近第一至第三栅结构的部分上的seg工艺中。第二源/漏极层结构可以共同地接触第二有源鳍的上表面，第三源/漏极层结构可以共同地接触第三有源鳍的上表面。第一至第三虚设栅结构可以分别用第一栅结构、第二栅结构和第三栅结构替换。第一、第二和第三接触插塞可以分别形成在第一至第三源/漏极层结构上。第二和第三接触插塞中的至少一个的底部可以是基本上平坦的并基本上平行于基板的表面。
在一些实施方式中，第一有源鳍中的相邻第一有源鳍上的第一源/漏极层结构可以不电连接到彼此，而共同地接触第二有源鳍中的相邻第二有源鳍的第二源/漏极层可以具有期望的体积。因此，在第一区域中可以防止第一晶体管之间的电故障，同时适当的应力可以施加到第二晶体管的沟道并且可以改善第二晶体管的性能。
根据本发明构思的一些实施方式，提供半导体器件。半导体器件可以包括基板。半导体器件可以包括基板上的有源鳍，该有源鳍可以在平行于基板的表面的第一方向上以最长的尺寸延伸。半导体器件可以包括有源鳍上的栅极图案，该栅极图案可以在平行于基板的表面且交叉第一方向的第二方向上以最长的尺寸延伸。半导体器件可以包括第一半导体层，该第一半导体层可以在有源鳍的邻近栅极图案的凹陷部分的底部和侧壁上。第一半导体层可以包括具有第一锗浓度的硅锗。半导体器件可以包括在第一半导体层上的第二半导体层，该第二半导体层具有在第二方向上截取的横截面，该横截面包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第二半导体层可以包括具有大于第一锗浓度的第二锗浓度的硅锗。半导体器件可以包括在第二半导体层的上侧壁表面上而不在第二半导体层的下侧壁表面上的第三半导体层。第三半导体层可以包括具有大于第二锗浓度的第三锗浓度的硅锗。
在一些实施方式中，第一半导体层可以包括具有第一杂质浓度的p型杂质。第二半导体层可以包括具有大于第一杂质浓度的第二杂质浓度的p型杂质。第三半导体层可以包括具有大于第二杂质浓度的第三杂质浓度的p型杂质。
在一些实施方式中，有源鳍和栅极图案可以分别是在基板的第一区域上的第一有源鳍和第一栅极图案。半导体器件还可以包括在基板的第二区域上的多个第二有源鳍，该多个第二有源鳍在第一方向上以最长的尺寸平行于彼此延伸。半导体器件可以包括在多个第二有源鳍上在第二方向上以最长的尺寸延伸的第二栅极图案。半导体器件可以包括在多个第二有源鳍的相应的第二有源鳍的邻近第二栅极图案的凹陷部分的底部和侧壁上的多个第四半导体层。第四半导体层可以包括具有第四锗浓度并彼此间隔开的硅锗。半导体器件可以包括在多个第四半导体层上的第五半导体层。第五半导体层可以包括多个形状。多个形状的一些可以在多个第四半导体层的相应的第四半导体层上并可以具有在第二方向上截取的横截面，该横截面包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第五半导体层可以包括具有大于第四锗浓度的第五锗浓度的硅锗。第五半导体层的形状中的相邻的形状可以彼此接触。半导体器件可以包括在第五半导体层的形状的上侧壁表面上而不在第五半导体层的形状的下侧壁表面上的第六半导体层。第六半导体层可以包括具有大于第五锗浓度的第六锗浓度的硅锗。
在一些实施方式中，多个第二有源鳍可以包括第二有源鳍中的两个最外面的第二有源鳍以及在第二有源鳍中的最外面第二有源鳍之间的至少一个内部的第二有源鳍。第五半导体层的多个形状可以包括在最外面的第二有源鳍上的最外面形状以及在至少一个内部第二有源鳍上的至少一个内部形状。第五半导体层的最外面形状可以包括邻近于至少一个内部形状的内上侧壁表面和与至少一个内部形状相反的外上侧壁表面。
在第二半导体层的上侧壁表面上的第三半导体层的厚度可以小于在第五半导体层的最外面形状的内上侧壁表面上的第六半导体层的厚度，并小于在第五半导体层的内部形状的上侧壁表面上的第六半导体层的厚度。在第五半导体层的最外面形状的外上侧壁表面上的第六半导体层的厚度可以小于在第五半导体层的最外面形状的内上侧壁表面上的第六半导体层的厚度，并小于在第五半导体层的内部形状的上侧壁表面上的第六半导体层的厚度。
在一些实施方式中，半导体器件还可以包括在基板的第三区域上的多个第三有源鳍，该多个第三有源鳍在第一方向上以最长的尺寸平行于彼此延伸。多个第三有源鳍可以包括第三有源鳍中的最外面的第三有源鳍以及在第三有源鳍中的最外面的第三有源鳍之间的至少一个内部的第三有源鳍。半导体器件可以包括在多个第三有源鳍上在第二方向上以最长的尺寸延伸的第三栅极图案。半导体器件可以包括在多个第二有源鳍的相应的第二有源鳍的邻近第二栅极图案的凹陷部分的底部和侧壁上的多个第七半导体层。第七半导体层可以包括具有第一碳浓度的硅碳化物并可以彼此间隔开。半导体器件可以包括在多个第七半导体层上的第八半导体层。第八半导体层可以包括多个形状。多个形状的一些可以在多个第七半导体层的相应的第七半导体层上并可以具有在第二方向上截取的横截面，该横截面包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第八半导体层可以包括具有大于第一碳浓度的第二碳浓度的硅碳化物。第八半导体层的形状中的相邻的形状可以彼此接触。半导体器件可以包括在第八半导体层的形状的上侧壁表面上而不在第八半导体层的形状的下侧壁表面上的第九半导体层。第九半导体层可以包括具有大于第二碳浓度的第三碳浓度的硅碳化物。
应指出，关于一个实施方式描述的本发明构思可以结合到不同的实施方式中，尽管没有关于其具体地描述。也就是说，所有的实施方式和/或任何实施方式的特征能够以任何方式和/或组合来结合。本发明构思的这些及其它地目的和/或方面在以下阐述的说明书中详细说明。
附图说明
通过参照附图详细描述本发明构思的实施方式，本公开的以上和其它的目的、特征和优点将对于本领域普通技术人员变得更加明显，附图中：
图1至59是示意地示出根据本发明构思的一些实施方式的制造半导体器件的方法的中间工艺操作的平面图和截面图；以及
图60至100是示意地示出根据本发明构思的一些实施方式的制造半导体器件的方法的中间工艺操作的平面图和截面图。
具体实施方式
在下文，将参照附图更全面地描述本发明构思，附图中示出一些实施方式。然而，本发明构思可以以许多不同的形式实施，而不应被解释为限于这里阐述的实施方式。在附图中，为了清晰，层和区域的尺寸和相对尺寸可以被夸大。
将理解，当称一元件或层在另一个元件或层“上”、“连接到”或“联接到”另一个元件或层时，该元件或层可以直接在该另一元件或层上、直接连接到或联接到该另一个元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”或“直接连接到”或“直接联接到”另一元件或层时，不存在中间元件或层。同样的附图标记始终指代同样的元件。当在这里使用时，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。
将理解，尽管这里可以使用术语第一、第二、第三、第四等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语可以用于将一个元件、部件、区域、层或部分与另一个区域、层或部分区别开。因此，以下论述的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有背离本发明构思的教导。
为了描述的方便，这里可以使用空间关系术语诸如“在...下面”、“在...之下”、“下”、“之上”、“上”等来描述如附图所示的一个元件或特征与另一个(另一些)元件或特征的关系。将理解，空间关系术语旨在涵盖除了附图所示的取向之外装置在使用或操作中的不同的取向。例如，如果附图中的装置被翻转，则被描述为在其他的元件或特征“下面”或“之下”的元件将会取向在该其他元件或特征“之上”或“上面”。因此，示范性术语“下面”能够涵盖之上和之下两种取向。装置可以另外地取向(旋转90度或在其他的取向)，这里使用的空间关系描述符据此被解释。如这里使用的，除非另外地描述，被称为“顶”或“上”的表面或其它元件是在垂直于基板的主表面的方向上更远离基板的表面或元件，与其他的表面或元件相比较。如这里使用的，除非另外地描述，被称为“底”或“下”的表面或其它元件在垂直于基板的主表面的方向上更靠近基板的表面，与其他的表面或元件相比较。
这里使用的术语仅是为了描述本发明构思的一些实施方式的目的而不意在限制本发明构思。如这里使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。将进一步理解的是，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
这里可以参照截面图描述实施方式，该截面图是理想化示例实施方式(和中间结构)的示意图。因而，由例如制造技术和/或公差引起的图示形状的偏差将是可能发生的。因此，实施方式不应被解释为限于这里示出的区域的特定形状而是将包括由例如制造引起的形状偏差。例如，示出为矩形的注入区域可以通常具有圆化或弯曲的特征和/或在其边缘的注入浓度的梯度而不是从注入区到非注入区域的二元变化。同样地，通过注入形成的埋入区可以导致在埋入区和注入通过其发生的表面之间的区域中的一些注入。因此，附图所示的区域在本质上是示意的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制本发明构思的范围。
元件可以示出和/或描述为单数和/或复数形式。然而，将理解，除非这里另外地描述，实施方式可以包含相同元件的多个的情形。单数形式的描述可以应用于存在于本发明构思的实施方式中的多个元件中的一个或多个。
除非另外地限定，否则这里使用的所有术语(包括技术和科学术语)都具有本发明构思所属的领域内的普通技术人员所通常理解的相同的含义。还将理解的是，术语诸如通用词典中限定的那些应当被解释为与现有技术的背景中的含义相一致的含义，而不会被解释为理想化或过度形式化的含义，除了这里明确如此限定。
图1至59是示意地示出根据本发明构思的一些实施方式的制造半导体器件的方法的中间操作的平面图和截面图。具体地，图1、4、6、9、12、17、21、28、32、36和43是平面图，图2-3、5、7-8、10-11、13-16、18-20、22-27、29-31、33-35、37-42和44-59是截面图。
图2-3、5、10、13、15-16、18、22、25、27、29、37、40、44、48、51、54、57和59是分别沿对应平面图的线a-a'截取的截面图。图7、33和45是分别沿对应平面图的线b-b'截取的截面图。图8、11、14、19、23、30、34、38、41、46、49、52和55是分别沿对应平面图的线c-c'截取的截面图。图20、24、26、31、35、39、42、47、50、53、56和58是分别沿对应平面图的线d-d'截取的截面图。
参照图1和2，基板100的上部可以被部分地蚀刻以形成第一凹陷112和第二凹陷114。基板100可以包括半导体材料例如硅、锗、硅锗等或者iii-v半导体化合物例如gap、gaas、gasb等。在一些实施方式中，基板100可以是绝缘体上硅(soi)基板或绝缘体上锗(goi)基板。
基板100可以包括第一区域i和第二区域ii。在一些实施方式中，第一区域i可以用作其中可形成sram器件的静态随机存取存储器(sram)区域，第二区域ii可以用作其中可形成逻辑器件的逻辑区域。可选地，第一区域i和第二区域ii两者可以用作逻辑区域或其中可形成用于存储器件的外围电路的外围电路区域。第一区域i中的第一凹陷112的宽度可以大于第二区域ii中的第二凹陷114的宽度。
由于第一凹陷112和第二凹陷114形成在基板100上，所以第一有源区102和第二有源区104可以分别限定在基板100的第一区域i和第二区域ii中。第一有源区102和第二有源区104可以从基板100的上表面突出，因此也可以被称为第一有源鳍102和第二有源鳍104。基板100的其中不形成第一有源鳍102和第二有源鳍104的区域可以被称为场区。
在一些实施方式中，第一有源鳍102和第二有源鳍104可以在基本上平行于基板100的上表面的第一方向上延伸，多个第一有源鳍102和多个第二有源鳍104可以形成在第二方向上，该第二方向可以基本上平行于基板100的上表面并可以交叉第一方向。例如，第一方向和第二方向可以彼此交叉成直角，因此可以基本上彼此垂直。换句话说，第一有源鳍102和第二有源鳍104可以彼此垂直地延伸使第一有源鳍102和第二有源鳍104的最长的尺寸在第一方向上并通过在第二方向上彼此之间的距离而彼此分离。在一些实施方式中，第一有源鳍102之间在第二方向上的距离可以大于第二有源鳍104之间在第二方向上的距离。
在一些实施方式中，第一有源鳍102和第二有源鳍104中的有源鳍可以具有从其顶部朝向底部的恒定的宽度，或者第一有源鳍102和第二有源鳍104中的有源鳍的侧壁可以具有关于基板100的上表面的恒定的斜率。
然而，参照图3，在一些实施方式中，第一有源鳍102和第二有源鳍104中的有源鳍可以具有从其顶部朝向底部逐渐地增大的宽度并且侧壁的斜率可以逐渐地减小。在下文，为了说明的方便起见，将仅描述如图2所示的第一有源鳍102和第二有源鳍104。
参照图4和5，隔离图案120可以形成在基板100上以填充第一凹陷112和第二凹陷114的下部。在一些实施方式中，隔离图案120可以通过在基板100上形成隔离层以充分地填充第一凹陷112和第二凹陷114、平坦化隔离层直到第一有源鳍102和第二有源鳍104的上表面可被暴露以及除去隔离层的上部以暴露第一凹陷112和第二凹陷114的上部而形成。隔离图案120可以是隔离层的在除去隔离层的上部之后保留的部分。在一些实施方式中，隔离层可以由氧化物例如硅氧化物形成。
在一些实施方式中，第一有源鳍102中的每个可以包括第一下有源图案102b和第一上有源图案102a，第一下有源图案102b的侧壁可以被隔离图案120覆盖，第一上有源图案102a没有被隔离图案120覆盖而是从其突出。另外，第二有源鳍104中的每个可以包括第二下有源图案104b和第二上有源图案104a，第二下有源图案104b的侧壁可以被隔离图案120覆盖，第二上有源图案104a没有被隔离图案120覆盖而是从其突出。在一些实施方式中，第一上有源图案102a和第二上有源图案104a可以具有在第二方向上的宽度，该宽度可分别比第一下有源图案102b和第二下有源图案104b的宽度略小。
在一些实施方式中，隔离图案120可以形成为具有多层结构。具体地，隔离图案120可以包括顺序地堆叠在第一凹陷112和第二凹陷114中的凹陷的内壁上的第一衬层和第二衬层以及在第二衬层上的填充第一凹陷112和第二凹陷114的剩余部分的填充绝缘层。例如，第一衬层可以由氧化物例如硅氧化物形成，第二衬层可以由氮化物例如硅氮化物或多晶硅形成，填充绝缘层可以由氧化物例如硅氧化物形成。
参照图6至8，第一虚设栅结构和第二虚设栅结构可以分别形成在基板100的第一区域i和第二区域ii上。
第一虚设栅结构和第二虚设栅结构可以通过如下形成：在基板100的第一有源鳍102和第二有源鳍104以及隔离图案120上顺序地形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层，图案化虚设栅极掩模层以分别在第一区域i和第二区域ii中形成第一虚设栅极掩模152和第二虚设栅极掩模154，以及利用第一虚设栅极掩模152和第二虚设栅极掩模154作为蚀刻掩模顺序地蚀刻虚设栅电极层和虚设栅极绝缘层。
因此，第一虚设栅结构可以包括顺序地堆叠在基板100的第一区域i上的第一虚设栅极绝缘图案132、第一虚设栅电极142和第一虚设栅极掩模152，第二虚设栅结构可以包括顺序地堆叠在基板100的第二区域ii上的第二虚设栅极绝缘图案134、第二虚设栅电极144和第二虚设栅极掩模154。
在一些实施方式中，虚设栅极绝缘层可以由氧化物例如硅氧化物形成，虚设栅电极层可以由例如多晶硅形成，虚设栅极掩模层可以由氮化物例如硅氮化物形成。在一些实施方式中，虚设栅极绝缘层可以通过化学气相沉积(cvd)工艺、原子层沉积(ald)工艺等形成。可选地，虚设栅极绝缘层可以通过对基板100的上部的热氧化工艺形成，在这种情况下，虚设栅极绝缘层可以仅形成在第一上有源图案102a和第二上有源图案104a上。虚设栅电极层和虚设栅极掩模层可以通过cvd工艺、ald工艺等形成。
在一些实施方式中，第一虚设栅结构和第二虚设栅结构可以形成为在第二方向上延伸，多个第一虚设栅结构和多个第二虚设栅结构可以形成在第一方向上。图6至图8示出第一虚设栅结构和第二虚设栅结构沿相同的线在第二方向上延伸，然而本发明构思可以不限于此，第一虚设栅结构和第二虚设栅结构可以沿不同的线延伸。换句话说，第一虚设栅结构和第二虚设栅结构可以彼此偏移。
参照图9至图11，第一栅极间隔物162和第二栅极间隔物164可以分别形成在第一虚设栅结构和第二虚设栅结构的侧壁上。第一鳍间隔物172和第二鳍间隔物174还可以分别形成在第一上有源图案102a和第二上有源图案104a的侧壁上。在一些实施方式中，第一栅极间隔物162和第二栅极间隔物164以及第一鳍间隔物172和第二鳍间隔物174可以通过在第一虚设栅结构和第二虚设栅结构、第一有源鳍102和第二有源鳍104以及隔离图案120上形成间隔物层、以及各向异性地蚀刻该间隔物层而形成。间隔物层可以由氮化物例如硅氮化物、硅氧碳氮化物等形成。
第一栅极间隔物162和第二栅极间隔物164可以分别形成在第一虚设栅结构和第二虚设栅结构的在第一方向上的相反侧壁上，第一鳍间隔物172和第二鳍间隔物174可以分别形成在第一有源鳍102和第二有源鳍104的在第二方向上的相反侧壁上。
参照图12至图14，第一有源鳍102和第二有源鳍104的分别邻近第一虚设栅结构和第二虚设栅结构的上部可以被蚀刻以分别形成第三凹陷182和第四凹陷184。
具体地，第一有源鳍102和第二有源鳍104的上部可以利用在其侧壁上的第一虚设栅结构和第二虚设栅结构以及第一栅极间隔物162和第二栅极间隔物164作为蚀刻掩模被除去以形成第三凹陷182和第四凹陷184。第一鳍间隔物172和第二鳍间隔物174也可以被除去。
图12至图14示出第一有源鳍102的第一上有源图案102a和第二有源鳍104的第二上有源图案104a可以分别被部分地除去以分别形成第三凹陷182和第四凹陷184，然而本发明构思可以不限于此。在一些实施方式中，不仅第一上有源图案102a和第二上有源图案104a而且第一下有源图案102b和第二下有源图案104b的部分可以被除去以形成第三凹陷182和第四凹陷184。在一些实施方式中，可以原位进行用于形成第一栅极间隔物162和第二栅极间隔物164的蚀刻工艺以及用于形成第三凹陷182和第四凹陷184的蚀刻工艺。在一些实施方式中，第三凹陷182和第四凹陷184可以形成为具有基本上相同的深度，因此分别在第三凹陷182和第四凹陷184下面的保留的第一有源鳍102和第二有源鳍104的顶表面可以具有基本上相同的高度。
可选地，参照图15，第三凹陷182和第四凹陷184可以形成为具有彼此不同的深度，因此分别在第三凹陷182和第四凹陷184下面的保留的第一有源鳍102和第二有源鳍104的顶表面可以具有彼此不同的高度。在一些实施方式中，第一有源鳍102的顶表面可以比第二有源鳍104的顶表面高。在下文，为了说明的方便起见，将仅描述如图12至14所示的第一有源鳍102和第二有源鳍104。
参照图16，当第一有源鳍102和第二有源鳍104的上部被蚀刻以分别形成第三凹陷182和第四凹陷184时，隔离图案120的上部可以被部分地蚀刻以在其上形成第五凹陷125。在一些实施方式中，第五凹陷125可以具有低于邻近第一有源鳍102和第二有源鳍104的边缘底部的中央底部。
参照图17至20，第一半导体层202a和第四半导体层204a可以分别形成在第三凹陷182和第四凹陷184中，第二半导体层202b和第五半导体层204b可以分别形成在第一半导体层202a和第四半导体层204a上。在一些实施方式中，第一半导体层202a和第四半导体层204a可以通过利用第一有源鳍102和第二有源鳍104的分别被第三凹陷182和第四凹陷184暴露的上表面作为籽晶的第一选择性外延生长(seg)工艺而形成。因此，第一半导体层202a和第四半导体层204a可以在第一方向上分别共形地形成在第三凹陷182和第四凹陷184的底部和相反的侧壁上。
在一些实施方式中，第一seg工艺可以通过装载其上具有所得的结构的基板100到工艺腔室中以及提供硅源气体、锗源气体、蚀刻气体和载气而形成。第一seg工艺可以利用例如硅烷(sih4)气体、乙硅烷(si2h6)气体、二氯甲硅烷(dcs)(sih2cl2)气体等用作硅源气体、例如锗烷(geh4)气体用作锗源气体、例如氯化氢(hcl)气体用作蚀刻气体以及例如氢(h2)气体用作载气而进行。因此，相应的单晶硅锗层可以形成为用作第一半导体层202a和第四半导体层204a中的半导体层。在一些实施方式中，在第一seg工艺中，硅源气体可以以第一流动速率提供，锗源气体可以以第二流动速率提供。
在第一seg工艺中，p型杂质源气体例如乙硼烷(b2h6)气体也可以用于形成掺杂有p型杂质的相应的单晶硅锗层，其用作第一半导体层202a和第四半导体层204a中的半导体层。在一些实施方式中，p型杂质源气体可以在第一seg工艺中以第三流动速率提供。
在一些实施方式中，第二半导体层202b和第五半导体层204b可以通过第二seg工艺分别形成在第一半导体层202a和第四半导体层204a上。在一些实施方式中，第二seg工艺可以采用与第一seg工艺基本上相同的气体进行，因此相应的单晶硅锗层可以形成为用作第二半导体层202b和第五半导体层204b中的半导体层。然而，气体的流动速率可以被控制使得第二半导体层202b和第五半导体层204b可以具有大于第一半导体层202a和第四半导体层204a的锗浓度的锗浓度。在一些实施方式中，在第二seg工艺中，硅源气体可以以小于第一流动速率的第四流动速率提供，锗源气体可以以大于第二流动速率的第五流动速率提供。
因此，当基板100为硅基板时，具有相对低的锗浓度的第一半导体层202a和第四半导体层204a可以分别形成在基板100与第二半导体层202b和第五半导体层204b之间，因此第二半导体层202b和第五半导体层204b分别与第一有源鳍102和第二有源鳍104之间的晶格失配可以减小。因此，第一半导体层202a和第四半导体层204a可以分别用作基板100与第二半导体层202b和第五半导体层204b之间的缓冲层。
在第二seg工艺中提供的p型杂质源气体的流动速率可以被控制使得第二半导体层202b和第五半导体层204b可以具有大于第一半导体层202a和第四半导体层204a的p型杂质浓度。在一些实施方式中，p型杂质源气体例如乙硼烷(b2h6)气体可以在第二seg工艺中以大于第三流动速率的第六流动速率提供。
第二半导体层202b和第五半导体层204b可以分别形成在第一半导体层202a和第四半导体层204a上以分别部分地填充第三凹陷182和第四凹陷184，并可以在垂直方向和水平方向两者上生长。例如，当基板100是(111)硅基板并且第一有源鳍102和第二有源鳍104具有<110>晶向时，第二半导体层202b和第五半导体层204b可以具有在<111>晶向上最低的生长速率，因此第二半导体层202b和第五半导体层204b可以具有{111}晶面。
在一些实施方式中，第二半导体层202b可以具有沿第二方向截取的横截面，第二半导体层202b的横截面可以具有类似于五边形的具有五个边的第一形状。在第一形状中，所述边中的四个(不包括邻近于基板100的上表面或隔离图案120的上表面的底边)可以具有相对于基板100的上表面或隔离图案120的上表面的约54.7度的角度。
如这里使用的，半导体层可以被描述为具有类似于五边形的横截面形状，当半导体层具有包括五个边的横截面形状时。然而，类似于第二半导体层202b的五边形的第一形状的所述边中的一个可以被第一半导体层202a和/或第一上有源图案102a部分地或完全地消耗。因此，第二半导体层202b的第一形状可以被称为类似于五边形，甚至第一形状的底边部分地或完全地在其它的结构内，第二半导体层202b的实际的截面形状周界可以包含与第一上有源图案102a的侧壁、第一半导体层202a的侧壁和/或第一半导体层202a的上表面相邻的额外侧边，如图18所示。
换句话说，如图18所示，第二半导体层202b的形状可以包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。
第二半导体层202b也可以在第一方向上从第一半导体层202a在第三凹陷182的相反的侧壁上的部分生长以具有{111}晶面，因此可以具有沿第一方向截取的横截面，其上部可以具有类似v形状，如图19所示。
在一些实施方式中，第五半导体层204b可以在第二有源鳍104上具有与第二半导体层202b的第一形状类似的第二形状。然而，第五半导体层204b沿第二方向截取的横截面可以具有可通过连接分别在第二方向上彼此相邻的第二有源鳍104上的第二形状而形成的形状。
如这里所用的，第五半导体层204b沿第二方向截取的横截面可以被称为可通过连接类似于五边形的形状而形成的形状，即使类似于五边形的形状的底边可以部分地或完全地在其它的结构内，实际的横截面形状可以具有邻近于第二上有源图案104a和第四半导体层204a的额外侧边，并且类似于五边形的形状的一个或多个角可以不存在于类似于五边形的形状连接的地方。
换句话说，如图18所示，第二半导体层204b的形状可以包括包含在第二方向上连接到彼此的多个第二形状的形状。第二形状可以包括限定相对于基板的表面的角度并背对基板的上侧壁表面以及限定相对于基板的表面的角度并面朝向基板的表面的下侧壁表面。第二形状可以包括最外面的第二形状以及在最外面的第二形状之间的至少一个内部的第二形状。最外面的第二形状可以具有邻近于至少一个内部的第二形状的内上侧壁表面以及与至少一个内部的第二形状相反的外上侧壁表面。
参照图21至24，可以进行第三seg工艺以分别在第二半导体层202b和第五半导体层204b上形成第三半导体层202c和第六半导体层204c。第三seg工艺可以利用像第一seg工艺和第二seg工艺一样的硅源气体、锗源气体、蚀刻气体和载气进行。因此，相应的单晶硅锗层可以形成为第三半导体层202c和第六半导体层204c的每个。
然而，第三半导体层202c和第六半导体层204c可以通过控制以上气体的流动速率而形成为具有大于第二半导体层202b和第五半导体层204b的锗浓度。在一些实施方式中，在第三seg工艺中，硅源气体可以以小于第四流动速率的第七流动速率提供，锗源气体可以以大于第五流动速率的第八流动速率提供。
另外，第三半导体层202c和第六半导体层204c可以通过控制p型杂质源气体的流动速率而形成为具有大于第二半导体层202b和第五半导体层204b的p型杂质浓度。在一些实施方式中，p型杂质源气体可以在第三seg工艺中以大于第六流动速率的第九流动速率提供。
然而，与第一seg工艺和第二seg工艺不同，二氯甲硅烷(sih2cl2)气体可以不用作硅源气体，但是硅烷(sih4)气体和/或乙硅烷(si2h6)气体可以用于第三seg工艺中。当二氯甲硅烷(sih2cl2)气体被提供作为硅源气体时，它可以分别从第二半导体层202b和第五半导体层204b下面的第一有源鳍102和第二有源鳍104向上地扩散，第三半导体层202c和第六半导体层204c也可以分别形成在第二半导体层202b和第五半导体层204b的下侧表面上。然而，在一些实施方式中，硅烷(sih4)气体和/或乙硅烷(si2h6)气体可以提供作为硅源气体，它可以被防止从第一有源鳍102和第二有源鳍104向上地扩散使得第三半导体层202c和第六半导体层204c可以不分别形成在第二半导体层202b和第五半导体层204b的下侧表面上。这可以通过适当地控制用作蚀刻气体的氯化氢(hcl)和用作载气的氢(h2)气体的流动速率来提高。因此，在一些实施方式中，第三层202c和第六层204c可以不分别形成在第二半导体层202b和第五半导体层204b的下侧表面上，而是仅分别形成在第二半导体层202b和第五半导体层204b的上侧表面上。
第三半导体层202c和第六半导体层204c也可以在<111>晶向上具有最低的生长速率，因此在基本上垂直于基板100的上表面的方向上的生长速率可以比已经形成的{111}晶面上的<111>晶向上的生长速率大得多。
因此，在具有{111}晶面的第二半导体层202b的上侧表面上的第三半导体层202c的厚度或在第五半导体层204b的第二形状中的最外面一个的上外侧表面上的第六半导体层204c的厚度可以比在第五半导体层204b的第二形状中的最外面一个的上内侧表面上的第六半导体层204c的厚度或在第五半导体层204b的第二形状中的其它第二形状的上侧表面上的第六半导体层204c的厚度小得多。
在一些实施方式中，可以进行第三seg工艺直到第三半导体层202c和第六半导体层204c可以分别填充第三凹陷182和第四凹陷184，第六半导体层204c可以在第四凹陷184之上进一步生长使得第六半导体层204c的顶表面可以比第二栅极间隔物164的底部高。第六半导体层204c可以填充第五半导体层204b的五边形的第二形状之间的空间，并可以具有上表面，该上表面的中央部可以是平坦的并比第二形状的顶表面高。在一些实施方式中，第六半导体层204c的上表面可以比第三半导体层202c的顶表面高。
可以进行第四seg工艺以在第二半导体层202b和第三半导体层202c上形成第一覆盖层212以及在第五半导体层204b和第六半导体层204c上形成第二覆盖层214。在一些实施方式中，第四seg工艺可以利用硅源气体、蚀刻气体和载气进行，因此相应的单晶硅层可以形成为第一覆盖层212和第二覆盖层214。在一些实施方式中，二氯甲硅烷(sih2cl2)气体可以用作硅源气体，因此第一覆盖层212可以形成在第三半导体层202c的上侧表面上以及也在第二半导体层202b的下侧表面上，第二覆盖层214可以形成在第六半导体层204c的上侧表面上以及也在第五半导体层204b的下侧表面上。然而，硅源气体可以不良好地提供到第五半导体层204b的第二形状中的最外面一个的内下侧表面上或到第五半导体层204b的第二形状中的其它第二形状的下侧表面上，因此第二覆盖层214可以不形成在其上。
第一覆盖层212和第二覆盖层214可以分别保护第一至第三半导体层202a、202b和202c以及第四至第六半导体层204a、204b和204c不受随后进行的热处理影响，并且在一些实施方式中，可以不形成第一覆盖层212和第二覆盖层214。
顺序地堆叠在第一有源鳍102上的第一至第三半导体层202a、202b和202c以及在第二半导体层202b和第三半导体层202c上的第一覆盖层212可以形成第一源/漏极层结构222。另外，在相应的第二有源鳍104上的第四半导体层204a、共同地接触第四半导体层204a的上表面的第五半导体层204b、在第五半导体层204b上的第六半导体层204c以及在第五半导体层204b和第六半导体层204c上的第二覆盖层214可以形成第二源/漏极层结构224。第一源/漏极层结构222和第二源/漏极层结构224可以用作相应的正沟道金属氧化物半导体(pmos)晶体管的相应的源/漏极。
在一些实施方式中，第一源/漏极层结构222的顶表面可以具有自隔离图案120的上表面的第一高度h1，第二源/漏极层结构224的上表面可以具有自隔离图案120的上表面的可大于第一高度h1的第二高度h2。第二源/漏极层结构224的上表面可以沿第二方向是恒定的。因此，第二源/漏极层结构224可以具有相对大的体积，可以施加足够高的压应力在沟道上，这可以增大空穴的迁移率，该沟道可以是形成在第二有源鳍104在第二虚设栅结构下面的部分。
第二源/漏极层结构224可以包括具有大于第五半导体层204b的p型杂质浓度的第六半导体层204c，其可以具有大的体积，并因此可以具有低电阻。在第二源/漏极层结构224中，具有相对高的锗浓度的第六半导体层204c可以形成在具有相对低的锗浓度的第五半导体层204b上，因此随后形成的第二接触插塞354(参照图43至47)的肖特基势垒可以减小，因此第二源/漏极层结构224和第二接触插塞354之间的接触电阻可以减小。
当第三半导体层202c形成在第二半导体层202b上时，第一源/漏极层结构222的水平生长可以被减少或防止，因此第一源/漏极层结构222中的相邻的第一源/漏极层结构可以不彼此合并。因此，可以防止两者之间的电短路。
到目前为止，已经描述了用作pmos晶体管的源/漏极的第一源/漏极层结构222和第二源/漏极层结构224，然而本发明构思可以不限于此，第一源/漏极层结构222和第二源/漏极层结构224还可以用作负沟道金属氧化物半导体(nmos)晶体管的源/漏极。
具体地，第一至第三seg工艺可以利用硅源气体、碳源气体、蚀刻气体和载气形成，因此相应的单晶硅碳化物层可以形成为第一至第六半导体层202a、202b、202c、204a、204b和204c。在第一和第二seg工艺中，例如硅烷(sih4)气体、乙硅烷(si2h6)气体、二氯甲硅烷(sih2cl2)气体等可以用作硅源气体，例如甲基硅甲烷(sih3ch3)气体可以用作碳源气体，例如氯化氢(hcl)气体可以用作蚀刻气体，例如氢(h2)气体可以用作载气。在第三seg工艺中，例如硅烷(sih4)气体和/或乙硅烷(si2h6)气体可以用作硅源气体。另外，n型杂质源气体例如磷化氢(ph3)气体也可以用于形成掺杂有n型杂质的单晶硅碳化物层。
在一些实施方式中，第一源/漏极层结构222可以在其中具有从第一半导体层202a经由第二半导体层202b朝向第三半导体层202c的逐渐增大的碳浓度，还在其中具有从第一半导体层202a经由第二半导体层202b朝向第三半导体层202c的逐渐增大的n型杂质浓度。另外，第二源/漏极层结构224可以在其中具有从第四半导体层204a经由第五半导体层204b朝向第六半导体层204c的逐渐增大的碳浓度，并且还在其中具有从第四半导体层204a经由第五半导体层204b朝向第六半导体层204c的逐渐增大的n型杂质浓度。因此，第二源/漏极层结构224可以施加足够高的张应力在沟道上，这可以增大电子的迁移率以及电阻，该沟道可以形成在第二有源鳍104在第二虚设栅结构下面的部分处。
参照图25和26，在一些实施方式中，可通过第三seg工艺形成的第六半导体层204c的上表面可以与第三半导体层202c的顶表面基本上共平面。第六半导体层204c的上表面可以沿第二方向是恒定的。
也就是说，可以仅进行第三seg工艺直到第六半导体层204c可以填充第五半导体层204b的第二形状之间的空间，因此第六半导体层204c的上表面可以与第二栅极间隔物164的底部基本上共平面。因而，第二源/漏极层结构224的第二高度h2可以是恒定的，并可以等于第一源/漏极层结构222的第一高度h1。如这里所用的，被称为具有恒定的高度的结构可以具有基本上平坦并基本上平行于基板的表面的表面。
参照图21至24描述的第二源/漏极层结构224可以包括具有足够大的体积以施加足够高的应力在沟道上的第六半导体层204c，同时第二源/漏极层结构224和随后形成的第二接触插塞354之间的接触水平面可以相对高使得第二接触插塞354的垂直长度可以相对短。因此，施加到晶体管的电流的电流路径可以在第二源/漏极层结构224中增大而不是在第二接触插塞354中，这会使晶体管的性能恶化。
然而，在图25和26所示的第二源/漏极层结构224中，第六半导体层204c的上表面可以不那么高使得随后形成在第六半导体层204c上的第二接触插塞354可以具有适合的垂直长度，即使第六半导体层204c可以填充第五半导体层204b的第二形状之间的空间。因此，与图21至24的晶体管相比，晶体管的性能可以不变坏。
此外，参照图27，可通过第三seg工艺形成的第六半导体层204c的上表面可以具有变化的高度。也就是说，第六半导体层204c可以共形地形成在第五半导体层204b的上表面上，除了第五半导体层204b的上表面上的其中第五半导体层204b的第二形状彼此相遇的区域之外。具有变化的厚度的第六半导体层204c可以通过仅短时间段进行第三seg工艺而形成。因此，第二源/漏极层结构224的顶表面的第二高度h2可以基本上等于第一源/漏极层结构222的顶表面的第一高度h1，第二源/漏极层结构224的上表面可以根据第五半导体层204b的上表面的形状而弯曲。
图27所示的第二源/漏极层结构224可以形成为增大第二源/漏极层结构224和随后形成的第二接触插塞354之间的接触面积使得接触电阻可以降低，而不施加应力在沟道上。
例如，第一至第三seg工艺可以利用硅源气体、蚀刻气体和载气进行，因此相应的单晶硅碳化物层可以形成为第一至第六半导体层202a、202b、202c、204a、204b和204c。在第一和第二seg工艺中，例如硅烷(sih4)气体、乙硅烷(si2h6)气体、二氯甲硅烷(sih2cl2)气体等可以用作硅源气体，并且在第三seg工艺中，例如硅烷(sih4)气体和/或乙硅烷(si2h6)气体可以用作硅源气体。另外，n型杂质源气体例如磷化氢(ph3)气体也可以用于形成掺杂有n型杂质的单晶硅层。
单晶硅层可以具有基本上等于基板100的晶格常数，因此可以不施加张应力在noms晶体管上。因此，第二源/漏极层结构224即第六半导体层204c可以不具有大的体积，因此可以共形地形成在第五半导体层204b上具有类似于第五半导体层204b的表面轮廓。因此，第二源/漏极层结构224的上表面可以弯曲，并且与第二接触插塞354的接触面积可以增大以降低接触电阻。
在下文，为了说明的方便起见，将仅描述用作pmos晶体管的源/漏极的第一源/漏极层结构222和第二源/漏极层结构224。
参照图28至31，绝缘层230可以形成在第一有源鳍102和第二有源鳍104以及隔离图案120上以覆盖第一虚设栅结构和第二虚设栅结构、第一栅极间隔物162和第二栅极间隔物164以及第一源/漏极层结构222和第二源/漏极层结构224至足够的高度，并可以被平坦化直到相应的第一虚设栅结构和第二虚设栅结构的第一虚设栅电极142和第二虚设栅电极144的上表面可以被暴露。在平坦化工艺中，第一虚设栅极掩模152和第二虚设栅极掩模154可以被除去，并且第一栅极间隔物162和第二栅极间隔物164的上部可以被部分地除去。第二源/漏极层结构224和隔离图案120之间的空间可以不用绝缘层230填充，因此空气间隙235可以形成。绝缘层230可以由硅氧化物例如东燃硅氮烷(tonensilazene，tosz)形成。平坦化工艺可以通过化学机械抛光(cmp)工艺和/或回蚀刻工艺进行。
参照图32至35，暴露的第一虚设栅电极142和第二虚设栅电极144以及在其下的第一虚设栅极绝缘图案132和第二虚设栅极绝缘图案134可以被除去以形成第一开口和第二开口，该第一开口和第二开口暴露相应的第一栅极间隔物162和第二栅极间隔物164的内侧壁以及相应的第一有源鳍102和第二有源鳍104的上表面。第一栅结构282和第二栅结构284可以形成为分别填充第一开口和第二开口。
具体地，在对第一有源鳍102和第二有源鳍104的被相应的第一开口和第二开口暴露的上表面进行热氧化工艺以分别形成第一界面图案242和第二界面图案244之后，栅极绝缘层和功函数控制层可以顺序地形成在第一界面图案242和第二界面图案244、隔离图案120、第一栅极间隔物162和第二栅极间隔物164以及绝缘层230上，栅电极层可以形成在功函数控制层上以充分地填充第一开口和第二开口的剩余部分。
栅极绝缘层可以通过cvd工艺或ald工艺由具有高介电常数的金属氧化物形成，例如铪氧化物、钽氧化物、锆氧化物等。功函数控制层可以由金属氮化物或金属合金形成，例如钛氮化物、钛铝、钛铝氮化物、钽氮化物、钽铝氮化物等，栅电极层可以由具有低电阻的材料形成，例如金属诸如铝、铜、钽等或其金属氮化物。功函数控制层和栅电极层可以通过ald工艺、物理气相沉积(pvd)工艺等形成。在一些实施方式中，可以进一步进行热处理工艺，例如快速热退火(rta)工艺、尖峰快速热退火(spikerta)工艺、闪光快速热退火(flashrta)工艺或激光退火工艺。
在一些实施方式中，第一界面图案242和第二界面图案244可以通过cvd工艺、ald工艺等形成而不是热氧化工艺，类似于栅极绝缘层或栅电极层。在这样的实施方式中，第一界面图案242和第二界面图案244可以不仅形成在相应的第一有源鳍102和第二有源鳍104的上表面上而且形成在隔离图案120的上表面和相应的第一栅极间隔物162和第二栅极间隔物164的内侧壁上。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化直到绝缘层230的上表面可以被暴露以形成顺序地堆叠在第一界面图案242、隔离图案120和第一栅极间隔物162的内侧壁上的第一栅极绝缘图案252和第一功函数控制图案262、以及在第一功函数控制图案262上的填充第一开口的剩余部分的第一栅电极272。另外，第二栅极绝缘图案254和第二功函数控制图案264可以顺序地堆叠在第二界面图案244、隔离图案120和第二栅极间隔物164的内侧壁上，第二栅电极274可以形成为在第二功函数控制图案264上填充第二开口的剩余部分。
因此，第一栅电极272和第二栅电极274的底部和侧壁可以分别被第一功函数控制图案262和第二功函数控制图案264覆盖。在一些实施方式中，平坦化工艺可以通过cmp工艺和/或回蚀刻工艺进行。
顺序地堆叠的第一界面图案242、第一栅极绝缘图案252、第一功函数控制图案262和第一栅电极272可以形成第一栅结构282，第一栅结构282与第一源/漏极层结构222一起可以形成第一晶体管。另外，顺序地堆叠的第二界面图案244、第二栅极绝缘图案254、第二功函数控制图案264和第二栅电极274可以形成第二栅结构284，第二栅结构284与第二源/漏极层结构224一起可以形成第二晶体管。第一晶体管和第二晶体管的每个可以根据第一源/漏极层结构222和第二源/漏极层结构224的每个的导电类型而是pmos晶体管或noms晶体管。
参照图36至39，第三覆盖层290和绝缘间层300可以顺序地形成在绝缘层230、第一栅结构282和第二栅结构284以及第一栅极间隔物162和第二栅极间隔物164上。第一接触孔312和第二接触孔314可以穿过绝缘层230、第三覆盖层290和绝缘间层300形成以分别暴露第一源/漏极层结构222和第二源/漏极层结构224的上表面。第三覆盖层290可以由氮化物例如硅氮化物、硅氮氧化物、硅碳氮化物、硅氧碳氮化物等形成，绝缘间层300可以由硅氧化物例如正硅酸乙酯(teos)形成。
当形成第一接触孔312和第二接触孔314时，第一源/漏极层结构222和第二源/漏极层结构224的上表面可以被暴露，并被进一步部分地蚀刻。因此，第一接触孔312可以延伸穿过第一源/漏极层结构222的第一覆盖层212和第三半导体层202c，在某些情形下，还可以延伸穿过第二半导体层202b的上部。
在一些实施方式中，半导体层可以被描述为具有类似于六边形的横截面形状，其中所述形状的被称为类似于五边形的上部被除去。因此，类似于六边形的形状可以具有如关于类似于五边形的形状描述的五个边以及邻近相应的接触孔的额外的顶表面。如以上关于类似于五边形的形状论述的，类似于六边形的形状的底边可以部分地或完全地在其它结构内，实际的横截面形状的周界可以包含突出到类似于六边形的形状中的结构的额外侧边。
第二接触孔314可以延伸穿过第二源/漏极层结构224的第二覆盖层214和第六半导体层204c，在某些情形下，还可以延伸穿过第五半导体层204b的上部。可选地，第二接触孔314可以仅延伸穿过第二源/漏极层结构224的第二覆盖层214和第六半导体层204c。
在一些实施方式中，第一接触孔312和第二接触孔314中的接触孔可以具有平坦的底部，因此第一接触孔312和第二接触孔314中的接触孔的底部可以具有恒定的高度。在一些实施方式中，第一接触孔312和第二接触孔314可以分别具有第一深度d1和第二深度d2，第一深度d1可以大于第二深度d2。第二源/漏极层结构224的上表面可以比第一源/漏极层结构222的上表面高，因此第一接触孔312可以形成为大于第二接触孔314的第二深度d2的第一深度d1，由于绝缘间层300和源/漏极层结构222和224之间的蚀刻选择性。
图36至39示出，第一接触孔312和第二接触孔314的每个暴露第一源/漏极层结构222和第二源/漏极层结构224的每个的在第一方向上的中央上表面，然而本发明构思可以不限于此。在一些实施方式中，第一接触孔312和第二接触孔314可以形成为分别与第一栅极间隔物162和第二栅极间隔物164自对准，因此第一接触孔312和第二接触孔314可以暴露相应的第一源/漏极层结构222和第二源/漏极层结构224的整个的中央上表面。
可选地，参照图40至42，第一接触孔312和第二接触孔314中的接触孔可以具有弯曲的底部，因此第一接触孔312和第二接触孔314中的接触孔的底部可以具有变化的高度。也就是说，由于绝缘间层300和源/漏极层结构222和224之间的蚀刻选择性，第一接触孔312和第二接触孔314可以具有分别类似于第一源/漏极层结构222和第二源/漏极层结构224的上表面的底部形状。因此，在沿第二方向截取的横截面中，第一接触孔312的底部可以是弯曲的并且中央部可以比其边缘部分高。另外，在沿第二方向截取的横截面中，第二接触孔314的底部的中央部可以比第二接触孔314的底部的边缘部分高，并且中央部可以是基本上平坦的。
第一接触孔312可以延伸穿过第一源/漏极层结构222的第一覆盖层212和第三半导体层202c的上部，第二接触孔可以延伸穿过第二源/漏极层结构224的第二覆盖层214和第六半导体层204c的上部。可选地，第一接触孔312可以仅延伸穿过第一源/漏极层结构222的第一覆盖层212的一部分，第二接触孔可以仅延伸穿过第二覆盖层214的一部分。
在一些实施方式中，第一接触孔312的第一深度d1(其可以是第一接触孔312的最大深度)可以大于第二接触孔314的第二深度d2(其可以是第二接触孔314的最大深度)，第一接触孔312的第三深度d3(其可以是从绝缘间层300的上表面到第一源/漏极层结构222的中央顶表面的深度)可以大于第二接触孔314的第四深度d4(其可以是从绝缘间层300的上表面到第二源/漏极层结构224的中央上表面的深度)。
参照图43至47，在第一源/漏极层结构222和第二源/漏极层结构224的暴露的上表面、第一接触孔312和第二接触孔314的侧壁以及绝缘间层300的上表面上形成第一金属层之后，可以对其进行热处理工艺以分别在第一源/漏极层结构222和第二源/漏极层结构224上形成第一金属硅化物图案322和第二金属硅化物图案324。第一金属层的未反应的部分可以被除去。第一金属层可以由金属例如钛、钴、镍等形成。第一金属硅化物图案322可以包括第一、第二和第三部分322a、322b和322c，第二金属硅化物图案324可以包括第四、第五和第六部分324a、324b和324c。第一金属硅化物图案322中的p型杂质浓度和锗浓度每个可以从第一部分经由第二部分到第三部分逐渐地增大，第二金属硅化物图案324中的p型杂质浓度和锗浓度每个可以从第四部分经由第五部分至第六部分逐渐地增大。
阻挡层可以形成在第一金属硅化物图案322和第二金属硅化物图案324、第一接触孔312和第二接触孔314的侧壁以及绝缘间层300的上表面上，第二金属层可以形成在阻挡层上以填充第一接触孔312和第二接触孔314，第二金属层和阻挡层可以被平坦化直到绝缘间层300的上表面可以被暴露。因此，第一接触插塞352和第二接触插塞354可以分别形成在第一金属硅化物图案322和第二金属硅化物图案324上以填充第一接触孔312和第二接触孔314。阻挡层可以由金属氮化物例如钛氮化物、钽氮化物、钨氮化物等形成，第二金属层可以由金属例如钨、铜等形成。第一接触插塞352可以包括覆盖其底部和侧壁的第一金属图案342和第一阻挡图案332，第二接触插塞354可以包括覆盖其底部和侧壁的第二金属图案344和第二阻挡图案334。
在一些实施方式中，第一接触插塞352和第二接触插塞354中的接触插塞可以具有平坦的底部，因此第一接触插塞352和第二接触插塞354中的接触插塞的底部可以具有恒定的高度。在一些实施方式中，第一接触插塞352和第二接触插塞354可以沿基本上垂直于基板100的上表面的方向分别具有第一长度l1和第二长度l2，第一长度l1可以大于第二长度l2。配线和通路可以进一步形成为电连接到第一接触插塞352和第二接触插塞354以完成半导体器件。
图48至50示出，第一接触插塞352和第二接触插塞354可以分别形成在参照图25和26描述的第一源/漏极层结构222和第二源/漏极层结构224上。例如，第一源/漏极层结构222的顶表面可以与第二源/漏极层结构224的上表面基本上共平面，因此分别接触第一源/漏极层结构222和第二源/漏极层结构224的相应的第一接触插塞352和第二接触插塞354的第一长度l1和第二长度l2可以基本上彼此相等。
图51至53示出，第一接触插塞352和第二接触插塞354可以分别形成在参照图27描述的第一源/漏极层结构222和第二源/漏极层结构224上。例如，第二源/漏极层结构224的顶表面可以与第一源/漏极层结构222的顶表面基本上共平面。然而，第二源/漏极层结构224的上表面可以具有变化的高度。因此，接触第二源/漏极层结构224的第二接触插塞354的第二长度l2可以类似于接触第一源/漏极层结构222的第一接触插塞352的第一长度l1，然而，第二接触插塞354可以在其一部分处具有大于第一长度l1的第五长度l5。第二源/漏极层结构224的上表面和第二接触插塞354的底部可以是弯曲的，因此第二源/漏极层结构224和第二接触插塞354之间的接触面积可以增大以减小接触电阻。
图54至56示出分别填充第一接触孔312和第二接触孔314的第一接触插塞352和第二接触插塞354。因此，第一接触插塞352和第二接触插塞354中的接触插塞可以具有弯曲的底部，因此第一接触插塞352和第二接触插塞354中的接触插塞的底部可以具有变化的高度。在一些实施方式中，在沿第二方向截取的横截面中，第一接触插塞352的底部可以是弯曲的并具有比其边缘部分高的中央部，并且在沿第二方向截取的横截面中，第二接触插塞354的底部可以具有比其边缘部分高的平坦的中央部。
在一些实施方式中，第一接触插塞352的第一长度l1(其可以是第一接触插塞352的最大长度)可以大于第二长度l2(其可以是第二接触插塞354的最大长度)，第一接触插塞352的第三长度l3(其可以是第一接触插塞352的从其上表面至第一源/漏极层结构222的中央上表面的长度)可以大于第二接触插塞354的第四长度l4(其可以是第二接触插塞354的从其上表面到第二源/漏极层结构224的中央上表面的长度)。
图57和58示出分别填充参照图40至42描述的第一接触孔312和第二接触孔314的第一接触插塞352和第二接触插塞354，第一接触孔312和第二接触孔314可以暴露参照图25和26描述的第一源/漏极层结构222和第二源/漏极层结构224的上表面。在一些实施方式中，第一接触插塞352的第一长度l1(其可以是第一接触插塞352的最大长度)可以基本上等于第二长度l2(其可以是第二接触插塞354的最大长度)，第一接触插塞352的第三长度l3(其可以是第一接触插塞352的从其上表面至第一源/漏极层结构222的中央上表面的长度)可以基本上等于第二接触插塞354的第四长度l4(其可以是第二接触插塞354的从其上表面到第二源/漏极层结构224的中央上表面的长度)。
图59示出包括参照图16描述的隔离图案120的半导体器件。
如上所述，在制造半导体器件的方法中，当第一源/漏极层结构222和第二源/漏极层结构224分别形成在基板100的第一区域i和第二区域ii中时，可以利用硅烷(sih4)气体和/或乙硅烷(si2h6)气体作为硅源气体在适当的工艺条件下进行seg工艺使得第三半导体层202c和第六半导体层204c可以分别形成在第二半导体层202b和第五半导体层204b上。因此，可以防止第三半导体层202c和第六半导体层204c的水平生长。因此，可形成在相邻的第一有源鳍102上的第一源/漏极层结构222可以不彼此合并，共同地接触相邻的第二有源鳍104的上表面的第二源/漏极层结构224可以具有期望的体积。因此，可以在第一区域i中防止第一晶体管例如sram器件的上拉晶体管的电故障，同时适当的应力可以施加到第二晶体管的沟道并且第二晶体管可以具有良好的性能。
图60至100是示意地示出根据一些实施方式的制造半导体器件的方法的中间操作的平面图和截面图。具体地，图60、62、65、69、73、78、84、89和94是平面图，图61、63-64、66-68、70-72、74-77、79-83、85-88、90-93和95-100是截面图。
图61、66、70、74、79、81、83、90、95和100是分别沿对应平面图的线a-a'截取的截面图。图63、85和96是分别沿对应平面图的线b-b'截取的截面图。图64、67、71、75、86、91和97是分别沿对应平面图的线c-c'截取的截面图。图72、76、87、92和98是分别沿对应平面图的线d-d'截取的截面图。图68、77、80、82、88、93和99是分别沿对应平面图的线e-e'截取的截面图。
图60-100中示出的制造半导体器件的方法可以包括与参照图1至59基本上相同或类似的工艺。因此，同样的附图标记指代同样的元件，为了简便起见这里可以省略对其的详细描述。
参照图60和61，可以进行与参照图1和2描述的工艺基本上相同或类似的工艺。因此，基板100的上部可以被部分地蚀刻以形成第一凹陷412、第二凹陷414和第三凹陷416。基板100可以包括第一区域i、第二区域ii和第三区域iii。在一些实施方式中，第一区域i可以用作其中可以形成sram器件的sram区域，第二区域ii和第三区域iii可以用作其中可以形成逻辑器件的逻辑区域。第二区域ii和第三区域iii可以分别是pmos和nmos区域。第一区域i可以是pmos区域或nmos区域，然而为了说明的方便，将在下文描述用作pmos区域的第一区域i。
可选地，第一至第三区域i、ii和iii中的任一个可以是逻辑区域或外围电路区域，然而，第一区域i中的第一凹陷412的宽度可以大于分别在第二区域ii和第三区域iii中的第二凹陷414和第三凹陷416的宽度。
由于第一至第三凹陷412、414和416形成在基板400上，所以第一、第二和第三有源区402、404和406可以分别限定在基板400的第一、第二和第三区域i、ii和iii中。
在一些实施方式中，第一至第三有源区402、404和406可以在基本上平行于基板400的上表面的第一方向上延伸，多个第一有源鳍402、多个第二有源鳍404和多个第三有源鳍406可以形成在可基本上平行于基板100的上表面并交叉第一方向的第二方向上。在一些实施方式中，第一方向和第二方向可以彼此交叉成直角，因此可以基本上彼此垂直。
在一些实施方式中，第一有源鳍402之间在第二方向上的距离可以大于第二有源鳍404之间在第二方向上的距离并大于第三有源鳍406之间在第二方向上的距离。
参照图62和64，可以进行与参照图4至8描述的工艺基本上相同或类似的工艺。因此，隔离图案420可以形成在基板400上以填充第一至第三凹陷412、414和416的下部。第一有源鳍402可以包括其侧壁可被隔离图案420覆盖的第一下有源图案402b和没有被隔离图案420覆盖而从是其突出的第一上有源图案402a，第二有源鳍404可以包括其侧壁可被隔离图案420覆盖的第二下有源图案404b和没有被隔离图案420覆盖而是从其突出的第二上有源图案404a，第三有源鳍406可以包括其侧壁可被隔离图案420覆盖的第三下有源图案406b和没有被隔离图案420覆盖而是从其突出的第三上有源图案406a。
另外，第一至第三虚设栅结构可以分别形成在基板400的第一至第三区域i、ii和iii上。第一虚设栅结构可以包括顺序地堆叠在基板400的第一区域i上的第一虚设栅极绝缘图案432、第一虚设栅电极442和第一虚设栅极掩模452，第二虚设栅结构可以包括顺序地堆叠在基板400的第二区域ii上的第二虚设栅极绝缘图案434、第二虚设栅电极444和第二虚设栅极掩模454，第三虚设栅结构可以包括顺序地堆叠在基板400的第三区域iii上的第三虚设栅极绝缘图案436、第三虚设栅电极446和第三虚设栅极掩模456。
在一些实施方式中，第一至第三虚设栅结构可以形成为在第二方向上延伸，多个第一虚设栅结构、多个第二虚设栅结构和多个第三虚设栅结构可以形成在第一方向上。
参照图65至68，可以进行与参照图9至11描述的工艺类似的工艺。也就是说，第一间隔物层460可以形成在其上具有第一虚设栅结构和第二虚设栅结构的基板400的第一至第三区域i、ii和iii上，第一光致抗蚀剂图案10可以形成为覆盖基板400的第三区域iii，可以利用第一光致抗蚀剂图案10作为蚀刻掩模进行各向异性刻蚀工艺。
因此，在基板400的第一区域i中，第一栅极间隔物462可以形成在第一虚设栅结构的在第一方向上的相反侧壁上，第一鳍间隔物472还可以形成在第一有源鳍402的在第二方向上的相反侧壁上。另外，在基板400的第二区域ii中，第二栅极间隔物464可以形成在第二虚设栅结构的在第一方向上的相反侧壁上，第二鳍间隔物474还可以形成在第二有源鳍404的在第二方向上的相反侧壁上。
参照图69至72，可以进行与参照图12至24描述的工艺类似的工艺。
也就是说，在除去第一光致抗蚀剂图案10之后，邻近第一虚设栅结构的第一有源鳍402的上部可以被蚀刻以形成第四凹陷，邻近第二虚设栅结构的第二有源鳍404的上部可以被蚀刻以形成第五凹陷。具体地，第一有源鳍402和第二有源鳍404的上部可以利用分别在第一区域i和第二区域ii中的在其侧壁上的第一虚设栅结构和第二虚设栅结构以及第一栅极间隔物462和第二栅极间隔物464作为蚀刻掩模除去以形成第四凹陷和第五凹陷。第一鳍间隔物472和第二鳍间隔物474也可以被除去，第三有源鳍406可以不被蚀刻，由于第一间隔物层460可以保留在基板400的第三区域iii中。
第一至第四seg工艺可以被进行以在第一有源鳍402和第二有源鳍404上形成第一源/漏极层结构522和第二源/漏极层结构524从而分别填充第四和第五凹陷。第一源/漏极层结构522可以包括顺序地堆叠在第一有源鳍402上的第一至第三半导体层502a、502b和502c以及在第二和第三半导体层502b和502c上的第一覆盖层512。另外，第二源/漏极层结构524可以包括在相应的第二有源鳍404上的第四半导体层504a、共同地接触第四半导体层504a的上表面的第五半导体层504b、在第五半导体层504b上的第六半导体层504c以及在第五和第六半导体层504b和504c上的第二覆盖层514。
第一至第四seg工艺的每个可以利用硅源气体、锗源气体、蚀刻气体、载气和p型杂质源气体进行，使得掺杂有p型杂质的单晶硅锗层可以形成为用作pmos晶体管的源/漏极。
在一些实施方式中，第一源/漏极层结构522的顶表面可以具有自隔离图案420的上表面的第一高度h1，第二源/漏极层结构524的上表面可以具有自隔离图案420的上表面的可大于第一高度h1的第二高度h2。第二源/漏极层结构524的上表面可以沿第二方向是恒定的。因此，第二源/漏极层结构524可以具有相对大的体积，可以施加足够高的压应力在沟道上，这可以增大空穴的迁移率，该沟道可以形成在第二有源鳍404在第二虚设栅结构下面的部分处。
第二源/漏极层结构524可以包括具有大于第五半导体层504b的p型杂质浓度的第六半导体层504c，其可以具有大的体积，并因此可以具有低电阻。另外，在第二源/漏极层结构524中，具有相对高的锗浓度的第六半导体层504c可以形成在具有相对低的锗浓度的第五半导体层504b上，因此可以减小第二源/漏极层结构524和随后形成的第二接触插塞654(参照图94至99)之间的接触电阻。
当第三半导体层502c形成在第二半导体层502b上时，第一源/漏极层结构522的水平生长可以被减少或防止，因此第一源/漏极层结构522中的相邻的那些可以不彼此合并。因此，可以防止两者之间的电短路。
可选地，第二源/漏极层结构524可以形成为具有参照图25至27描述的形状。
参照图73至77，可以再次进行与参照图9至11描述的工艺类似的工艺。也就是说，第二间隔物层465可以形成在其上具有第一虚设栅结构和第二虚设栅结构、第一栅极间隔物462和第二栅极间隔物464、第一源/漏极层结构522和第二源/漏极层结构524以及第一间隔物层460的基板400的第一至第三区域i、ii和iii上，第二光致抗蚀剂图案20可以形成在第一虚设栅结构和第二虚设栅结构、第一栅极间隔物462和第二栅极间隔物464以及第一源/漏极层结构522和第二源/漏极层结构524上以覆盖基板400的第一区域i和第二区域ii，可以利用第二光致抗蚀剂图案20作为蚀刻掩模进行各向异性蚀刻工艺。
因此，在基板400的第三区域iii中，第三栅极间隔物结构468可以形成在第一虚设栅结构在第一方向上相反的侧壁上，第三鳍间隔物结构478还可以形成在第三有源鳍406在第二方向上相反的侧壁上。第三栅极间隔物结构468可以包括顺序地堆叠在第三虚设栅结构的侧壁上的第三和第四间隔物463和467，第三鳍间隔物结构478可以包括顺序地堆叠在第三有源鳍406的侧壁上的第三和第四鳍间隔物473和477。
在一些实施方式中，第二间隔物层465可以由与第一间隔物层460基本上相同的材料形成，因此第二间隔物层465可以与基板400的第一区域i和第二区域ii中的第一栅极间隔物462和第二栅极间隔物464合并，并可以与基板400的第三区域iii中的第一间隔物层460合并。
参照图78至80，可以再次进行与参照图12至24描述的工艺类似的工艺。也就是说，在除去第二光致抗蚀剂图案20之后，第三有源鳍406的邻近第三虚设栅结构的上部可以被蚀刻以形成第六凹陷。具体地，第三有源鳍406的上部可以利用在第三区域iii中的在其侧壁上的第三虚设栅结构和第三栅极间隔物结构468作为蚀刻掩模被除去以形成第六凹陷。第三鳍间隔物结构478也可以被除去，第一源/漏极层结构522和第二源/漏极层结构524可以不被蚀刻，由于第二间隔物层465可以保留在基板400的第一区域i和第二区域ii中。
可以再次进行第一至第四seg工艺以在第三有源鳍406上形成第三源/漏极层结构526从而填充第六凹陷。第三源/漏极层结构526可以包括在相应的第三有源鳍406上的第七半导体层506a、共同地接触第七半导体层506a的上表面的第八半导体层506b、在第八半导体层506b上的第九半导体层506c以及在第八半导体层506b和第九半导体层506c上的第三覆盖层516。
在一些实施方式中，第一至第四seg工艺可以利用硅源气体、碳源气体、蚀刻气体、载气和n型杂质源气体进行，使得掺杂有n型杂质的单晶硅碳化物层可以形成为用作noms晶体管的源/漏极。
在一些实施方式中，第三源/漏极层结构526的顶表面可以具有自隔离图案420的上表面的可大于第一高度h1的第三高度h3。第三源/漏极层结构526的上表面可以沿第二方向是恒定的。因此，第三源/漏极层结构526可以具有相对大的体积，可以施加足够高的张应力在沟道上，这可以增大电子的迁移率，该沟道可以形成在第三有源鳍406在第三虚设栅结构下面的部分处。第三高度h3可以基本上等于或不同于第二高度h2。
参照图81和82，第三源/漏极层结构526可以形成为具有参照图25和26描述的形状。参照图83，第三源/漏极层结构526可以形成为具有参照图27描述的形状。参照图81至83描述的第三源/漏极层结构526可以通过利用硅源气体、蚀刻气体、载气和n型杂质源气体进行第一至第四seg工艺而形成，因此可以形成掺杂有n型杂质的单晶硅层。
参照图84至88，可以进行与参照图28至35描述的工艺基本上相同或类似的工艺。因此，绝缘层530可以形成在第一至第三有源鳍402、404和406以及隔离图案420上以覆盖第一至第三虚设栅结构、第一栅极间隔物462和第二栅极间隔物464、第二间隔物层465、第三栅极间隔物结构468以及第一至第三源/漏极层结构522、524和526至足够的高度，并可以被平坦化直到相应的第一至第三虚设栅结构的第一至虚设栅电极442、444和446的上表面可以被暴露。
在平坦化工艺中，第一至第三虚设栅极掩模452、454和456可以被除去，第二间隔物层465以及第三栅极间隔物结构468的上部可以被部分地除去。第二间隔物层465可以被部分地除去使得第二间隔物层465的部分可以分别保留在第一区域i和第二区域ii中，在下文，其可以被分别称为第五和第六栅极间隔物465a和465b。因此，第一区域i中的第一和第五栅极间隔物462和465a可以形成第一栅极间隔物结构466，第二区域ii中的第二和第六栅极间隔物464和465b可以形成第二栅极间隔物结构469。
暴露的第一至第三虚设栅电极442、444和446以及在其下的第一至第三虚设栅极绝缘图案432、434和436可以被除去以形成第一至第三开口，该第一至第三开口暴露相应的第一至第三栅极间隔物结构466、469和468的内侧壁和相应的第一至第三有源鳍402、404和406的上表面，第一至第三栅结构582、584和586可以形成为分别填充第一至第三开口。
第一栅结构可以包括顺序地堆叠的第一界面图案542、第一栅极绝缘图案552、第一功函数控制图案562以及第一栅电极572，第一栅结构582与第一源/漏极层结构522一起可以形成第一晶体管。第二栅结构可以包括顺序地堆叠的第二界面图案544、第二栅极绝缘图案554、第二功函数控制图案564以及第二栅电极574，第二栅结构584与第二源/漏极层结构524一起可以形成第二晶体管。第三栅结构可以包括顺序地堆叠的第三界面图案546、第三栅极绝缘图案556、第三功函数控制图案566以及第三栅电极576，第三栅结构586与第三源/漏极层结构526一起可以形成第三晶体管。第一和第二晶体管可以是pmos晶体管，第三晶体管可以是noms晶体管。在一些实施方式中，第一晶体管可以是noms晶体管。
参照图89至图93，可以进行与参照图36至39描述的工艺基本上相同或类似的工艺。因此，第四覆盖层590和绝缘间层600可以顺序地形成在绝缘层530、第一至第三栅结构582、584和586以及第一至第三栅极间隔物结构466、469和468上，第一至第三接触孔612、614和616可以穿过绝缘层530、第四覆盖层590和绝缘间层600形成以分别暴露第一至第三源/漏极层结构522、524和526的上表面。当形成第一至第三接触孔612、614和616时，第一至第三源/漏极层结构522、524和526的上表面可以被暴露，并进一步部分地被蚀刻。
在一些实施方式中，第一至第三接触孔612、614和616中的接触孔可以具有平坦的底部，第一至第三接触孔612、614和616中的接触孔的底部可以具有恒定的高度。可选地，像参照图40至42描述的工艺，第一至第三接触孔612、614和616中的接触孔可以具有弯曲的底部，因此第一至第三接触孔612、614和616中的接触孔的底部可以具有变化的高度。
在一些实施方式中，第一至第三接触孔612、614和616可以分别具有第一至第三深度d1、d2和d3，第一深度d1可以大于第二深度d2和第三深度d3。第二深度d2和第三深度d3可以基本上等于或不同于彼此。
参照图94至99，可以进行与参照图43至47描述的工艺基本上相同或类似的工艺以完成半导体器件。也就是说，在第一至第三源/漏极层结构522、524和526的暴露上表面、第一至第三接触孔612、614和616的侧壁以及绝缘间层600的上表面上形成第一金属层之后，可以对其进行热处理工艺以分别在第一至第三源/漏极层结构522、524和526上形成第一至第三金属硅化物图案622、624和626。第一金属层的未反应的部分可以被除去。第一金属层可以由金属例如钛、钴、镍等形成。第一金属硅化物图案622可以包括第一、第二和第三部分622a、622b和622c，第二金属硅化物图案624可以包括第四、第五和第六部分624a、624b和624c，第三金属硅化物图案626可以包括第七、第八和第九部分626a、626b和626c。
第一至第三接触插塞652、654和656可以形成在第一至第三金属硅化物图案622、624和626上以分别填充第一至第三接触孔612、614和616上。第一接触插塞652可以包括覆盖其底部和侧壁的第一金属图案642和第一阻挡图案632，第二接触插塞654可以包括覆盖其底部和侧壁的第二金属图案644和第二阻挡图案634，第三接触插塞656可以包括覆盖其底部和侧壁的第三金属图案646和第三阻挡图案636。
在一些实施方式中，第一至第三接触插塞652、654和656中的接触插塞可以具有平坦的底部，因此第一至第三接触插塞652、654和656中的接触插塞的底部可以具有恒定的高度。可选地，当第一至第三接触插塞652、654和656分别填充具有参照图40至42描述的形状的第一至第三接触孔612、614和616时，第一至第三接触插塞652、654和656中的接触插塞可以具有弯曲的底部，因此第一至第三接触插塞652、654和656中的接触插塞的底部可以具有变化的高度。
在一些实施方式中，第一至第三接触插塞652、654和656可以沿基本上垂直于基板400的上表面的方向分别具有第一长度l1、第二长度l2和第六长度l6，第一长度l1可以大于第二长度l2和第六长度l6。第二长度l2和第六长度l6可以基本上等于彼此或不同于彼此。
可选地，第二接触插塞654和第三接触插塞656中的至少一个可以具有参照图48至50描述的形状，在这种情况下，第二长度l2和第六长度l6中的至少一个可以基本上等于第一长度l1。
图100示出第三接触插塞656可以具有参照图51至53描述的形状，第三接触插塞656的一部分可以具有大于第一长度l1的第七长度l7。也就是说，第三源/漏极层结构526的上表面和第三接触插塞656的底部可以弯曲，因此在两者之间的接触面积可以增大以降低接触电阻。第三源/漏极层结构526可以具有包括掺杂有n型杂质的多个单晶硅层的多层结构。
配线和通路可以进一步形成为电连接到第一至第三接触插塞652、654和656。
制造半导体器件的以上方法可以应用于制造包括可通过seg工艺形成的源/漏极层的各种类型的存储器器件的方法。例如，所述方法可以应用于制造逻辑器件诸如中央处理器(cpu)、主处理单元(mpu)或应用处理器(ap)等的方法。另外，所述方法可以应用于制造易失性存储器器件诸如dram器件或sram器件或者非易失性存储器器件诸如闪速存储器器件、pram器件、mram器件、rram器件等的方法。
以上是对本发明构思的一些实施方式的说明而不被解释为对其进行限制。尽管已经描述了一些实施方式，但是本领域技术人员将容易地理解，可以有许多修改，而在实质上没有背离本发明构思的新颖教导和优点。因此，所有这样的修改意在被包括在本发明构思的由权利要求书限定的范围内。在权利要求中，方法加功能条款意在覆盖这里所述的执行所述功能的结构以及结构等同物和等同的结构。因此，将理解，以上是对一些实施方式的说明，而不应被解释为限于所公开的具体实施方式，对所公开的示例实施方式的修改以及其它实施方式旨在被包括在所附权利要求的范围内。
本申请要求于2015年11月20日在韩国知识产权局(kipo)提交的韩国专利申请第10-2015-0163323号的优先权，其内容通过引用整体地结合于此。
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