一种改善PETEOS薄膜缺陷的方法和半导体结构与流程

本发明涉及半导体集成电路制造领域，特别涉及一种改善PETEOS薄膜缺陷的方法和半导体结构。

背景技术：

近年来，以TEOS(正硅酸乙酯)和氧气作为原料，采用PECVD(等离子体增强化学气相沉积)沉积PETEOS(等离子体增强正硅酸乙脂)薄膜的技术在半导体集成电路工艺中越来越受到重视。采用TEOS和氧气为原料生长PETEOS薄膜的优点之一就是台阶覆盖性好，因其TEOS表面的迁移率大，可避免低密度区域或者空洞的产生。PETEOS工艺的另一优点是由于用等离子体激活，沉积薄膜的温度降低，因此被广泛运用到半导体器件的金属层互连上。半导体器件自对准双重曝光工艺整合技术可实现小于光刻机极限尺寸的曝光图形，底部PETEOS介质薄膜质量对该方法起决定性作用。底部的PETEOS介质薄膜质量好，在其表面生长的其他介质薄膜质量就好。

但是现有的技术生长的PETEOS薄膜表面存在较多的小丘缺陷，小丘的粒径和颗数导致在PETEOS薄膜表面生长的其他介质薄膜层质量变差，从而导致其他介质薄膜表面质量无法满足现有双重曝光技术工艺节点的要求。因此如何获得一种表面小丘缺陷少的PETEOS薄膜，并且满足现有双重曝光工艺技术要求就显得十分必要。

技术实现要素：

本发明提供了一种改善PETEOS薄膜缺陷的方法和半导体结构，解决了以上所述的技术问题。

本发明解决上述技术问题的技术方案如下：一种改善PETEOS薄膜缺陷的方法，包括以下步骤:

步骤1，在半导体衬底上沉积形成PETEOS薄膜；

步骤2，向所述半导体衬底所在的工艺腔室内通入第一反应气体和第二反应气体，对第一反应气体和第二反应气体的混合气体进行激发形成等离子体，利用所述等离子体对PETEOS薄膜的上表面进行等离子体处理；所述第一反应气体为氧化性气体，所述第二反应气体为惰性气体或氮气。

本发明的有益效果是：本发明的技术方案通过对PETEOS薄膜远离所述半导体衬底的表面进行等离子体处理，可增加薄膜表面活性，有效降低薄膜表面氢键含量，从而改善薄膜表面小丘缺陷，满足现有双重曝光工艺技术节点要求。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步，所述第一反应气体为氧气或者臭氧。

采用上述进一步方案的有益效果：本进一步技术方案的第一反应气体采用氧气或者臭氧，能产生氧等离子，可以增加PETEOS薄膜表面活性,降低PETEOS薄膜表面的氢键含量，从而改善PETEOS薄膜表面小丘缺陷。

进一步，所述第二反应气体为氮气、氦气和氩气的任意一种或者多种组合。

采用上述进一步方案的有益效果：本进一步技术方案采用氮气、氦气和氩气的任意一种或者多种组合作为第二反应气体，通过控制第二反应气体的流量来控制等离子体的强度和范围，并调节腔体内压强，达到去除PETEOS薄膜表面的小丘缺陷目的。

进一步，步骤2中，工艺腔室内压力范围为1torr～15torr，工艺腔室中射频源的射频功率范围为200W～1000W，工艺腔室内温度范围为200℃～600℃，第一反应气体的流量范围为100sccm～12000sccm，第二反应气体的流量范围为100sccm～10000sccm，等离子体处理的工艺时间范围为2s～20s。

采用上述进一步方案的有益效果是：本进一步技术方案中，所述第一反应气体为氧气或者臭氧，所述第二反应气体为氮气、氦气和氩气的任意一种或者多种组合，所述工艺腔室内压力范围为1torr～15torr，比如3torr、5torr、7torr、10torr或12torr等；工艺腔室中射频源的射频功率范围为200W～1000W，例如，射频功率为100W、200W、350W、500W、790W或者850W等；工艺腔室内温度范围为200℃～600℃，例如腔体温度为300℃、400℃或500℃等；所述第一反应气体的流量范围为100sccm～12000sccm，比如1000sccm、3000sccm、6000sccm、8000sccm等等；所述第二反应气体的流量范围为100sccm～10000sccm，比如1000sccm、3000sccm、6000sccm或8000sccm；所述等离子体处理的工艺时间为2s～20s，例如工艺时间为3s、5s、8s或15s等。采用上述工艺参数，可以进一步降低PETEOS薄膜表面氢键含量，使PETEOS薄膜表面小丘缺陷更少。

进一步，当第一反应气体为氧气时,氧气的流量范围为1000sccm～6000sccm。

进一步，当第二反应气体为氦气时,氦气的流量范围为1000sccm～5000sccm。

进一步，工艺腔室内压力范围为3torr～10torr,射频源的射频功率范围为500W～1000W,工艺腔室内温度范围为300℃～500℃，等离子体处理的工艺时间范围为2s～8s。

采用上述进一步方案的有益效果是：本进一步技术方案中选择合适的工艺参数，不仅可以避免温度过高引起半导体衬底上的金属化退化，而且可以防止时间过长产生新的表面缺陷，进一步保证了去除PETEOS薄膜表面小丘的速率和效果。

为了解决本发明的技术问题，还提供了一种半导体结构,包括半导体衬底和沉积在所述半导体衬底上的PETEOS薄膜,所述PETEOS薄膜为所述改善PETEOS薄膜缺陷的方法制备而成的PETEOS薄膜。

本发明还提供了一种半导体结构，所述半导体结构使用在半导体存储芯片中，且用于核心存储或读写缓冲。

本发明的有益效果是：半导体存储芯片按照功能主要划分为三个区域，分别为：外部电路控制区(简称为Peripheral ciruitry)、读写缓存区(简称为page buffer)和核心存储区(简称为core array)，page buffer区和core array区对PETEOS薄膜质量要求较高，PETEOS薄膜表面缺陷太多会导致存储芯片失效，本发明在所述page buffer区和core array区采用经等离子体处理后的PETEOS薄膜，减少了表面小丘缺陷，满足core array区和/或page buffer区对PETEOS薄膜的质量要求。

附图说明

图1为本发明一种改善PETEOS薄膜缺陷的方法流程示意图；

图2为本发明一种半导体结构的结构示意图。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图1所示，为本发明一种改善PETEOS薄膜缺陷的方法流程示意图，包括以下步骤:

步骤1，在半导体衬底上沉积形成PETEOS薄膜；

步骤2，向所述半导体衬底所在的工艺腔室内通入第一反应气体和第二反应气体，对第一反应气体和第二反应气体的混合气体进行激发形成等离子体，利用所述等离子体对PETEOS薄膜的上表面进行等离子体处理；所述第一反应气体为氧化性气体，所述第二反应气体为惰性气体或氮气。本发明在PETEOS薄膜远离所述半导体衬底的表面进行等离子体处理，可增加薄膜表面活性，有效降低薄膜表面氢键含量，从而改善薄膜表面小丘缺陷，满足现有双重曝光工艺技术节点要求。

具体实施例中，首先采用本技术领域的常规方法，比如等离子体加强化学气相沉积法(PECVD)在半导体衬底上沉积形成PETEOS薄膜，具体的沉积步骤本发明在此不进行详细说明。以下通过具体的实施例对步骤2的工艺过程进行具体说明。

实施例1

本实施例的步骤2中，向所述半导体衬底所在的工艺腔室内通入氧气和氦气的混合气体，氧气的流量为4200sccm，氦气的流量为4000sccm，工艺腔室内压力为5torr，工艺腔室中射频源的射频功率为790W，工艺腔室内温度为400℃，经等离子体处理5s后，完成步骤2的等离子处理步骤。

实施例2

本实施例的步骤2中，向所述半导体衬底所在的工艺腔室内通入氧气和氩气的混合气体，氧气的流量为1000sccm，氩气的流量为1000sccm，工艺腔室内压力为3torr，工艺腔室中射频源的射频功率为1000W，工艺腔室内温度为500℃，经等离子体处理8s后，完成步骤2的等离子处理步骤。

实施例3

本实施例的步骤2中，向所述半导体衬底所在的工艺腔室内通入氧气和氮气的混合气体，氧气的流量为6000sccm，氮气的流量为5000sccm，工艺腔室内压力为10torr，工艺腔室中射频源的射频功率为600W，工艺腔室内温度为300℃，经等离子体处理2s后，完成步骤2的等离子处理步骤。

实施例4

本实施例的步骤2中，向所述半导体衬底所在的工艺腔室内通入臭氧和氦气的混合气体，臭氧的流量为12000sccm，氦气的流量为10000sccm，工艺腔室内压力为15torr，工艺腔室中射频源的射频功率为790W，工艺腔室内温度为200℃，经等离子体处理15s后，完成步骤2的等离子处理步骤。

实施例5

本实施例的步骤2中，向所述半导体衬底所在的工艺腔室内通入臭氧和氩气气的混合气体，氧气的流量为500sccm，氩气的流量为400sccm，工艺腔室内压力为5torr，工艺腔室中射频源的射频功率为300W，工艺腔室内温度为400℃，经等离子体处理5s后，完成步骤2的等离子处理步骤。

以上实施例中，通过步骤2对PETEOS薄膜的上表面，即PETEOS薄膜远离所述半导体衬底的表面进行等离子体处理，相对现有技术没有进行等离子处理的PETEOS薄膜，增加了PETEOS薄膜的表面活性，有效降低薄膜表面氢键含量，从而改善薄膜表面小丘缺陷，满足现有双重曝光工艺技术节点要求。

如图2所示，为本发明一种半导体结构的结构示意图，包括半导体衬底1和沉积在所述半导体衬底1上的PETEOS薄膜2,所述PETEOS薄膜2为以上所述改善PETEOS薄膜缺陷的方法制备而成的PETEOS薄膜2。在一个优选的实施例中，所述半导体结构使用在半导体存储芯片中，且用于核心存储或读写缓冲。半导体存储芯片按照功能主要划分为三个区域，分别为：外部电路控制区(简称为Peripheral ciruitry)、读写缓冲区(简称为page buffer)和核心存储区(简称为core array)，page buffer区和core array区对PETEOS薄膜质量要求较高，PETEOS薄膜表面缺陷太多会导致存储芯片失效，本进一步技术方案中，在所述page buffer区和core array区采用经等离子体处理后的PETEOS薄膜，减少了表面小丘缺陷，满足core array区和/或page buffer区对PETEOS薄膜的质量要求。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。