鳍型场效晶体管及其制作方法与流程

本发明的实施例涉及一种制作鳍型场效晶体管的方法。

背景技术：

随着半导体装置的大小不断缩减，已开发出三维多栅极结构(例如鳍型场效晶体管(fin-typefieldeffecttransistor，finfet))以取代平面的互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)装置。鳍型场效晶体管的结构特征为从衬底的表面直立延伸的硅系鳍(silicon-basedfin)，且包裹于由半导体鳍形成的导通沟道周围的栅极进一步提供对沟道的更好的电性控制。

在制作鳍型场效晶体管期间，通过後进行的鳍切割工艺(fincutlastprocess)将半导体鳍图案化以移除半导体鳍的不需要的部分，且在鳍切割工艺之后，接着形成浅沟槽隔离(shallowtrenchisolation，sti)及栅极堆叠结构。在鳍切割工艺期间，形成图案化光刻胶层以局部地覆盖半导体鳍且对半导体鳍的不需要的部分进行刻蚀。由于在鳍切割工艺中使用的图案化光刻胶层形成于衬底之上，且因而图案化光刻胶层可能厚度不足以保护被覆盖的半导体鳍，特别是分布于集成电路的密集区域(例如，核心区域)中的半导体鳍，因此，在鳍切割工艺期间会出现鳍损坏现象且鳍切割工艺的稳定性会劣化。

技术实现要素：

根据本发明的某些实施例，提供一种包括以下步骤的制作鳍型场效晶体管(finfet)的方法。提供衬底，衬底包括多个沟槽及位于沟槽之间的多个半导体鳍。在沟槽中形成多个绝缘体。执行鳍切割工艺以移除半导体鳍的某些部分，直至在绝缘体之间形成多个凹部为止。形成栅极堆叠结构，以局部地覆盖半导体鳍及绝缘体。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1说明用以说明根据本发明某些实施例的制作鳍型场效晶体管的方法的流程图。

图2a-图2k是根据本发明某些实施例的制作鳍型场效晶体管的方法的立体图。

图3a-图3k是根据本发明某些实施例的制作鳍型场效晶体管的方法的剖视图。

图4及图5示意性地说明图2f及图3f的修改形式。

图6及图7示意性地说明图2g及图3g的修改形式。

[符号的说明]

100：衬底

100a：半导体衬底

102a：保护层

102a’：图案化保护层

102b：硬掩模层

102b’：图案化硬掩模层

104：图案化光刻胶层

106：沟槽

108：半导体鳍

108’：半导体部分

110：介电层

110a：绝缘体

111：凹部

112：栅极介电层

114：拟栅极条

116：间隔壁

118：图案化介电层

122：栅极

c：空腔

cs：曲面

d：深度

d1、d2：长度方向

ds：介电结构

gs：栅极堆叠结构

h：高度差

i-i’：剖面线

pr：图案化光刻胶层

s：间距

s10、s20、s30、s40、s50、s60、s70：步骤

t1、t2：顶表面

v：孔洞

w：宽度

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外还囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)且本文中所用的空间相对性描述语可同样相应地进行解释。

本发明的实施例阐述鳍型场效晶体管的示例性制作工艺。在本发明的某些实施例中可在块状硅(bulksilicon)衬底上形成鳍型场效晶体管。再者，在其他实施例中，可在绝缘体上硅(silicon-on-insulator，soi)衬底或绝缘体上锗(germanium-on-insulator，goi)衬底上形成鳍型场效晶体管。此外，根据实施例，衬底可包括其他导电层或其他半导体元件(例如晶体管、二极管等)。实施例在本上下文中不受限制。

图1说明用以说明根据本发明某些实施例的制作鳍型场效晶体管的方法的流程图。参照图1，方法至少包括步骤s10、步骤s20、步骤s30、步骤s40、步骤s50、步骤s60及步骤s70。首先，在步骤s10中，将衬底图案化以在衬底中形成多个沟槽及在沟槽之间形成多个半导体鳍。接着，在步骤s20中，在沟槽中形成多个绝缘体，其中绝缘体局部地覆盖半导体鳍的侧壁。在步骤s30中，形成图案化光刻胶层以局部地覆盖半导体鳍。在步骤s40中，移除未被图案化光刻胶层覆盖的半导体鳍的部分，直至在绝缘体之间形成凹部为止。在步骤s50中，在形成凹部之后，移除图案化光刻胶层。在步骤s60中，形成栅极介电层以填充凹部且覆盖绝缘体及半导体鳍。之后，在步骤s70中，在栅极介电层上形成栅极。

图2a是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3a是鳍型场效晶体管的沿图2a所示的剖面线i-i’截取的剖视图。在图1中的步骤s10中且如图2a及图3a中所示，提供衬底100。在一个实施例中，衬底100包括晶体硅衬底(例如，晶片(wafer))。根据设计要求(例如，p型衬底或n型衬底)，衬底100可包括各种掺杂区。在某些实施例中，掺杂区可被掺杂以p型掺杂剂或n型掺杂剂。举例来说，掺杂区可被掺杂以p型掺杂剂，例如硼或bf2；n型掺杂剂，例如磷或砷及/或其组合。掺杂区可被配置用于n型鳍型场效晶体管或作为另外一种选择被配置用于p型鳍型场效晶体管。在某些替代实施例中，衬底100可由下列制成：某些其他合适的元素半导体，例如金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或者合适的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。

在一个实施例中，在衬底100上依序形成保护层102a及硬掩模层102b。保护层102a可为例如通过热氧化(thermaloxidation)工艺形成的氧化硅薄膜。保护层102a可充当衬底100与硬掩模层102b之间的粘着层。保护层102a也可充当用于刻蚀硬掩模层102b的刻蚀终止层。在至少一个实施例中，硬掩模层102b是例如通过低压化学气相沉积(low-pressurechemicalvapordeposition，lpcvd)或等离子体增强型化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)形成的氮化硅层。在硬掩模层102b上形成具有预定图案的图案化光刻胶层104。

图2b是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3b是鳍型场效晶体管的沿图2b所示的剖面线i-i’截取的剖视图。在图1中的步骤s10中且如图2a-图2b及图3a-图3b中所示，依序刻蚀未被图案化光刻胶层104覆盖的硬掩模层102b及保护层102a，以形成图案化硬掩模层102b’及图案化保护层102a’，进而暴露出下面的衬底100。通过利用图案化硬掩模层102b’、图案化保护层102a’及图案化光刻胶层104作为掩模，暴露出衬底100的部分并刻蚀衬底100的部分以形成沟槽106及半导体鳍108。举例来说，半导体鳍108实质上彼此平行。图2b及图3b中所示的半导体鳍108的数目仅用于说明，在某些替代实施例中，至少一个半导体鳍(例如，一个、两个、三个或超过四个)可根据实际设计要求而形成。如图2b及图3b中所示，半导体鳍108被图案化硬掩模层102b’、图案化保护层102a’及图案化光刻胶层104覆盖。两个相邻的沟槽106以间距s间隔开。举例来说，位于两个相邻的沟槽106之间的间距s可小于约30纳米。换句话说，两个相邻的沟槽106被半导体鳍108中的一者对应地间隔开且半导体鳍108的宽度与间距s相同。

在某些实施例中，沟槽106的宽度w介于约20纳米至约48纳米的范围内。举例来说，半导体鳍108的高度及沟槽106的深度d介于约40纳米至约70纳米的范围内。在形成沟槽106与半导体鳍108之后，接着移除图案化光刻胶层104。在一个实施例中，可执行清洗工艺来移除半导体衬底100a及半导体鳍108的天然氧化物(nativeoxide)。可利用稀释的氢氟(dilutedhydrofluoric，dhf)酸或其他合适的清洗溶液来执行清洗工艺。

图2c是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3c是鳍型场效晶体管的沿图2c所示的剖面线i-i’截取的剖视图。在图1中的步骤s20中及如图2b-图2c及图3b-图3c中所示，在形成沟槽106及半导体鳍108之后，接着在半导体衬底100a之上形成介电层110，以填充沟槽106并覆盖半导体鳍108。除半导体鳍108之外，介电层110进一步覆盖图案化保护层102a’及图案化硬掩模层102b’。介电层110可包括氧化硅、氮化硅、氮氧化硅、旋涂(spin-on)介电材料或低介电系数介电材料。可通过高密度等离子体化学气相沉积(high-density-plasmachemicalvapordeposition，hdp-cvd)、次大气压化学气相沉积(sub-atmosphericcvd，sacvd)或通过旋涂来形成介电层110。在某些替代实施例中，介电层110是由化学气相沉积(chemicalvapordeposition，cvd)工艺及固化工艺形成的流动(flowable)介电层。

图2d是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3d是鳍型场效晶体管的沿图2d所示的剖面线i-i’截取的剖视图。在图1中的步骤s20中且如图2c-图2d及图3c-图3d中所示，举例来说，执行例如化学机械抛光(chemicalmechanicalpolish，cmp)工艺等平坦化工艺来移除介电层110的位于沟槽106外的一部分、图案化硬掩模层102b’及图案化保护层102a’，直至暴露出半导体鳍108的顶表面t2为止。如图2d及图3d中所示，在对介电层110抛光之后，经抛光的介电层110的顶表面与半导体鳍108的顶表面t2实质上对准或共平面。

图2e是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3e是鳍型场效晶体管的沿图2e所示的剖面线i-i’截取的剖视图。在图1中的步骤s20中且如图2d-图2e及图3d-图3e中所示，在移除沟槽106外的介电层110之后，沟槽106中的其余介电层110通过刻蚀工艺被局部地移除，进而使得在沟槽106中形成绝缘体110a(例如，浅沟槽隔离结构)且绝缘体110a局部地覆盖半导体鳍108的侧壁。在某些实施例中，刻蚀工艺可为使用氢氟酸(hydrofluoricacid，hf)的湿刻蚀(wetetching)工艺或干刻蚀(dryetching)工艺。

如图2e及图3e中所示，绝缘体110a的顶表面t1低于半导体鳍108的顶表面t2。半导体鳍108从绝缘体110a的顶表面t1突出。举例来说，半导体鳍108的顶表面t2与绝缘体110a的顶表面t1之间的高度差h(即，鳍高度)介于约15纳米至约50纳米的范围内。

图2f是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3f是鳍型场效晶体管的沿图2f所示的剖面线i-i’截取的剖视图。在图1中的步骤s30～s40中且如图2e-图2f及图3e-图3f所示，执行鳍切割工艺以移除半导体鳍108的不需要的部分，直至在绝缘体110a之间形成多个凹部111为止。举例来说，通过光刻工艺及刻蚀工艺来执行鳍切割工艺。鳍切割工艺的详细描述如下。

在制作半导体鳍108及绝缘体110a之后，形成图案化光刻胶层pr以局部地覆盖半导体鳍108(步骤s30)。半导体鳍108的需要的部分被图案化光刻胶层pr覆盖，而半导体鳍108的不需要的部分不被图案化光刻胶层pr覆盖且被图案化光刻胶层pr暴露出。在某些实施例中，图案化光刻胶层pr形成于绝缘体110a的顶表面t1上且局部地覆盖半导体鳍108的需要的部分。由于图案化光刻胶层pr形成于绝缘体110a的顶表面t1上，因此分布于集成电路的密集区域(例如，核心区域)中的半导体鳍108可容易地被图案化光刻胶层pr覆盖并受到图案化光刻胶层pr的保护。换句话说，半导体鳍108的上部部分被图案化光刻胶层pr保护而半导体鳍108的下部部分被绝缘体110a保护。当形成图案化光刻胶层pr以覆盖分布于集成电路的密集区域(例如，核心区域)中的半导体鳍108时，由於半导体鳍108的下部部分被绝缘体110a保护，因此，容易满足图案化光刻胶层pr的厚度要求。

在绝缘体110a之上形成图案化光刻胶层pr之后，移除未被图案化光刻胶层pr覆盖的半导体鳍108的不需要的部分，直至在绝缘体110a之间形成凹部111为止(步骤s40)。半导体鳍108的不需要的部分的移除是自对准工艺(self-alignedprocess)且在形成图案化光刻胶层pr时具有足够大的工艺窗口(processwindow)。在某些实施例中，通过利用图案化光刻胶层pr作为刻蚀掩模来刻蚀半导体鳍108的不需要的部分。在移除半导体鳍108的不需要的部分期间，半导体鳍108的不需要的部分例如被刻蚀剂(例如，hbr、he、cl2、nf3、o2、sf6、cf4、ch3f、ch2f2、chxfy、n2、so2、ar等)有效地刻蚀，且刻蚀剂并不会大幅地损坏绝缘体110a。在某些实施例中，上述用于移除半导体鳍108的不需要的部分的刻蚀工艺可为湿刻蚀工艺或干刻蚀工艺。

凹部111的数目仅用于说明，在某些替代实施例中，可根据实际设计要求形成一个凹部或超过两个凹部。

如图2f及图3f中所示，在移除半导体鳍108的不需要的部分之后，多个半导体部分108’存留于凹部111下方。在某些实施例中，半导体部分108’可包括位于半导体部分108’顶部上的曲面cs且曲面cs被凹部111暴露出。曲面cs低于绝缘体110a的顶表面t1。举例来说，半导体部分108’是位于凹部111的下方的突出部分。此外，举例来说，曲面cs是凹陷的表面。

在某些替代实施例中，如图4及图5中所示，可移除(例如，刻蚀掉)半导体鳍108的不需要的部分，直至形成半导体衬底100a的多个曲面cs’且多个曲面cs’被凹部111暴露出。曲面cs’低于绝缘体110a的底表面。换句话说，在凹部111中不存留有半导体部分或突出部。举例来说，曲面cs’是凹陷的表面。

在移除半导体鳍108的不需要的部分之后，移除图2f及图3f中所示的图案化光刻胶层pr(步骤s50)。

图2g至图2k是鳍型场效晶体管在制造方法的各个阶段的立体图，且图3g至图3k是鳍型场效晶体管的沿图2g至图2k所示的剖面线i-i’截取的剖视图。在图1中的步骤s60～s70中且如图2f-图2g及图3f-图3g中所示，接着形成栅极堆叠结构gs(图2k中所示)，以局部地覆盖半导体鳍108及绝缘体110a。结合图2g至图2k及图3g至图3k示出栅极堆叠结构gs(图2k中所示)的形成。

在图1中的步骤s60中且如图2g及图3g中所示，形成栅极介电层112以填充凹部111并覆盖绝缘体110a及半导体鳍108。换句话说，绝缘体110a之间的凹部111被栅极介电层112及半导体部分108’填充。在绝缘体110a之间填充的栅极介电层112提供良好的绝缘特性及结构强度。在某些实施例中，栅极介电层112的厚度处于约1纳米至约50纳米的范围内。栅极介电层112可包含氧化硅、氮化硅、氮氧化硅或高介电系数电介质。高介电系数电介质包括金属氧化物。用于高介电系数电介质的金属氧化物的实例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物及/或其混合物。可通过例如原子层沉积(atomiclayerdeposition，ald)、化学气相沉积(cvd)、物理气相沉积(physicalvapordeposition，pvd)、热氧化、紫外臭氧氧化(uv-ozoneoxidation)等合适的工艺来形成栅极介电层112。

在某些实施例中，绝缘体110a之间的凹部111可完全被栅极介电层112及半导体部分108’填充。换句话说，栅极介电层112包括分布于凹部111中的少量孔洞。在某些替代实施例中，如图6及图7中所示，栅极介电层112可包括分布于凹部111中的孔洞v。应注意，栅极介电层112中的孔洞v可增强栅极介电层112的绝缘特性且提供充分的结构强度。

图2h是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3h是鳍型场效晶体管的沿图2h所示的剖面线i-i’截取的剖视图。在图1中的步骤s70中且如图2g-图2h及图3g-图3h中所示，在栅极介电层112上形成至少一个拟栅极条114，其中拟栅极条114的长度方向d1不同于半导体鳍108的长度方向d2。在某些实施例中，拟栅极条114的长度方向d1垂直于半导体鳍108的长度方向d2。图2h中所示的拟栅极条114的数目仅用于说明，在某些替代实施例中，可根据实际设计要求形成两个或更多个平行拟栅极条。拟栅极条114包括含硅材料，例如多晶硅、非晶硅或其组合。

如图2h中所示，在形成拟栅极条114之后，在拟栅极条114的侧壁上形成一对间隔壁116。间隔壁116形成于栅极介电层112上且沿拟栅极条114的侧壁延伸。换句话说，间隔壁116沿长度方向d1延伸。间隔壁116由介电材料形成，例如氮化硅或sicon等。间隔壁116可包括单层结构或多层结构。

图2i是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3i是鳍型场效晶体管的沿图2i所示的剖面线i-i’截取的剖视图。在图1中的步骤s70中且如图2h-图2i及图3h-图3i中所示，形成图案化介电层118以覆盖未被拟栅极条114及间隔壁116覆盖的栅极介电层112。举例来说，图案化介电层118的顶表面与拟栅极条114的顶表面实质上共平面。在某些实施例中，在形成图案化介电层118之前，可提前执行某些工艺(例如，栅极介电层112的图案化工艺、半导体鳍108凹入(recessing)工艺、对半导体鳍108进行的应变源极/漏极外延工艺、硅化(silicidation)工艺等)。不再对上述可选的工艺的细节予以赘述。

如图2i中所示，间隔壁116与图案化介电层118的组合可被视作邻近于拟栅极条114的介电结构ds。换句话说，拟栅极条114可嵌于介电结构ds中且介电结构ds局部地覆盖半导体鳍108及绝缘体110a。

图2j是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3j是鳍型场效晶体管的沿图2j所示的剖面线i-i’截取的剖视图。在图1中的步骤s70中且如图2i-图2j及图3i-图3j中所示，移除拟栅极条114。在某些实施例中，例如通过刻蚀工艺移除拟栅极条114。通过恰当地选择刻蚀剂来移除拟栅极条114，而不会对图案化介电层118、栅极介电层112及间隔壁116造成大幅的损坏。在移除拟栅极条114之后，在间隔壁116之间形成空腔c。换句话说，栅极介电层112被空腔c局部地暴露出。

图2k是鳍型场效晶体管在制造方法的各个阶段中的一个阶段的立体图，且图3k是鳍型场效晶体管的沿图2k所示的剖面线i-i’截取的剖视图。在图1中的步骤s70中且如图2j-图2k及图3j-图3k中所示，在形成空腔c之后，栅极122形成于空腔c中且填充空腔c，并且栅极122覆盖被空腔c暴露出的栅极介电层112。栅极122的宽度与拟栅极条114(如图2i中所示)的宽度实质上相同。鳍型场效晶体管的沟道长度与栅极122的宽度相关或由栅极122的宽度来决定。换句话说，半导体鳍108的与栅极122交叠且被栅极122覆盖的部分用作鳍型场效晶体管的沟道。

如图2k中所示，在一个实施例中，举例来说，栅极122及其下方的栅极介电层112被视作栅极堆叠结构gs，在栅极堆叠结构gs的侧壁上形成介电结构ds(例如，一对间隔壁116或一对间隔壁116与图案化介电层118的组合)，且介电结构ds的顶表面与栅极堆叠结构gs的顶表面实质上共平面。在某些替代实施例中，可省略上述栅极置换工艺(图2j至图2k及图3j至图3k)。

在本发明的实施例中，由于鳍切割工艺是在形成绝缘体之后执行的，因而其余的半导体鳍可得到妥善地保护。因此，鳍型场效晶体管的性能(例如，泄漏、芯片探测(cp)良率等)、可靠性及工艺控制(例如，工艺窗口)可得到提高。

根据本发明的某些实施例，提供一种包括以下步骤的制作鳍型场效晶体管的方法。提供衬底，所述衬底包括多个沟槽及位于所述沟槽之间的多个半导体鳍。在所述沟槽中形成多个绝缘体。执行鳍切割工艺以移除所述半导体鳍的某些部分，直至在所述绝缘体之间形成多个凹部为止。形成栅极堆叠结构，以局部地覆盖所述半导体鳍及所述绝缘体。

在所述的方法中，形成所述绝缘体的方法包括：形成介电层，以填充所述沟槽及覆盖所述半导体鳍；移除所述沟槽外的所述介电层；以及局部地移除所述沟槽中的所述介电层，以形成所述绝缘体。

在所述的方法中，所述鳍切割工艺包括：形成图案化光刻胶层，以局部地覆盖所述半导体鳍；移除未被所述图案化光刻胶层覆盖的所述半导体鳍的所述部分，直至在所述绝缘体之间形成所述凹部为止；以及在形成所述凹部之后，移除所述图案化光刻胶层。

在所述的方法中，在执行所述鳍切割工艺之后，形成所述衬底的多个曲面且所述曲面被所述凹部暴露出。

在所述的方法中，所述半导体鳍的所述部分被移除以在所述绝缘体之间形成多个半导体部分。

在所述的方法中，形成所述栅极堆叠结构的方法包括：形成栅极介电层，以填充所述凹部并覆盖所述绝缘体及所述半导体鳍；以及在所述栅极介电层上形成栅极。

在所述的方法中，在执行所述鳍切割工艺之后，形成所述衬底的多个曲面且所述多个曲面被所述凹部暴露出，并且被所述凹部暴露出的所述曲面被所述栅极介电层覆盖。

在所述的方法中，所述半导体鳍的所述部分被移除，以形成被所述凹部暴露出的多个半导体部分，且被所述凹部暴露出的所述半导体部分被所述栅极介电层覆盖。

在所述的方法中，所述栅极介电层包括分布于所述凹部中的多个孔洞。

根据本发明的其他实施例，提供一种包括以下步骤的制作鳍型场效晶体管的方法。将衬底图案化，以在所述衬底中形成多个沟槽以及在所述沟槽之间形成多个半导体鳍。在所述沟槽中形成多个绝缘体，其中所述绝缘体局部地覆盖所述半导体鳍的侧壁。形成图案化光刻胶层，以局部地覆盖所述半导体鳍。移除未被所述图案化光刻胶层覆盖的所述半导体鳍的部分，直至在所述绝缘体之间形成所述凹部为止。在形成所述凹部之后，移除所述图案化光刻胶层。形成栅极介电层，以填充所述凹部并覆盖所述绝缘体及所述半导体鳍。在所述栅极介电层上形成栅极。

在所述的方法中，形成所述绝缘体的方法包括：形成介电层，以填充所述沟槽并覆盖所述半导体鳍；移除所述沟槽外的所述介电层；以及局部地移除所述沟槽中的所述介电层，以形成所述绝缘体。

在所述的方法中，在未被所述图案化光刻胶层覆盖的所述半导体鳍的所述部分被移除之后，所述衬底的多个曲面被所述绝缘体之间的所述凹部暴露出，且被所述凹部暴露出的所述曲面被所述栅极介电层覆盖。

在所述的方法中，未被所述图案化光刻胶层覆盖的所述半导体鳍的所述部分被移除，以形成被所述凹部暴露出的多个半导体部分，且被所述凹部暴露出的所述半导体部分被所述栅极介电层覆盖。

在所述的方法中，所述栅极介电层包括分布于所述凹部中的多个孔洞。

根据本发明的另一实施例，提供一种鳍型场效晶体管，所述鳍型场效晶体管包括衬底、多个绝缘体、栅极介电层及栅极。所述衬底包括多个沟槽及位于所述沟槽之间的至少一个半导体鳍。所述绝缘体配置于所述沟槽中且所述绝缘体中的至少相邻两者通过所述绝缘体之间的至少一个凹部间隔开。所述至少一个凹部被所述栅极介电层填充，且所述栅极介电层覆盖所述绝缘体及所述至少一个半导体鳍。所述栅极配置于所述栅极介电层上，且所述栅极局部地覆盖所述至少一个半导体鳍及所述绝缘体。

在所述的结构中，所述至少一个凹部的宽度等于所述至少一个半导体鳍的宽度。

在所述的结构中，所述衬底的至少一个曲面被所述至少一个凹部暴露出且被所述栅极介电层覆盖。

在所述的结构中，所述衬底包括位于所述至少一个凹部下方的至少一个半导体部分，且所述至少一个半导体部分被所述栅极介电层覆盖。

在所述的结构中，所述至少一个凹部被所述栅极介电层及所述半导体部分填充。

在所述的结构中，所述栅极介电层包括分布于所述凹部中的多个孔洞。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，该些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。