静态随机存取记忆体单元的制作方法

本揭示案是有关于静态随机存取记忆体(staticrandomaccessmemory,sram)及制造sram的方法，且更特定言之，是关于sram中的互连及制造此sram中的互连的方法。

背景技术：

当静态随机存取记忆体(staticrandomaccessmemory,sram)配备有电力时，通常使用sram进行数据储存。为满足可携式电子及高速计算的需求，期望将更多包括交叉耦合反相器的数据储存单元整合至单一sram晶片并降低其功耗，例如通过用具有更小尺寸及更低功耗的垂直晶体管取代已知晶体管。然而，在半导体行业中已经出现了将垂直晶体管整合至sram晶片中的挑战。

技术实现要素：

根据本揭示案的多个实施例，一种静态随机存取记忆体(staticrandomaccessmemory,sram)单元包括第一晶体管至第六晶体管、第一数据储存电极以及第二数据储存电极。第一晶体管至第四晶体管为第一类型晶体管。第五晶体管及第六晶体管为第二类型晶体管。第一晶体管的源极区及第二晶体管的源极区是由第一源极扩散区形成。第五晶体管的源极区及第六晶体管的源极区是分别由第二源极扩散区及第三源极扩散区形成。第三晶体管的源极区及第四晶体管的源极区是由第四源极扩散区形成。第一数据储存电极自第一栅极线性延伸。第一栅极线将第三晶体管的栅极及第六晶体管的栅极彼此连接，以及将第一栅极线及第一源极扩散区及第二源极扩散区彼此电连接。第二数据储存电极自第二栅极线性延伸。第二栅极线将第二晶体管的栅极及第五晶体管的栅极彼此连接，以及将第二栅极线及第三源极扩散区及第四源极扩散区彼此电连接。

附图说明

图1a及图1b是根据本揭示案的各实施例的sram单元的示例性电路图；

图2是根据本揭示案的一些实施例的示例性垂直晶体管的示意性横截面图；

图3是根据本揭示案的一些实施例的sram单元的布局；

图4是示意性图示图3所示的sram单元的立体图；

图5是示意性图示图3中部分b的放大立体图；

图6a及图6b分别为沿着线aa-aa'及线bb-bb'所截取的横截面图，以及另外图示图5中未包括的介电层；

图7a是图3中所示的sram单元的布局，其中仅图示图3的通道区及源极扩散区，以及图7b为图3中所示的sram单元的布局，其中仅图示图3的通道区、栅极层、漏极区，以及数据储存电极；

图8是根据本揭示案的一些实施例图示制造sram的方法的流程图；

图9a至图9e是根据本揭示案的一些实施例示意性图示制造数据储存电极的方法的横截面图；

图10a至图10g是根据本揭示案的其他实施例示意性图示制造数据储存电极的方法的横截面图；

图11是根据本揭示案的其他实施例的sram单元的布局。

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件及排列的特定实例以简化本揭示案。当然，这些实例仅为示例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭示案可在各实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。

进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此本文所使用的空间相对性描述词可相应地按此解读。

尽管在本揭示案中，解释了单一静态随机存取记忆体(staticrandomaccessmemory,sram)单元的电路图、布局，以及制造方法，但是应了解sram通常包括阵列中排列的多个sram单元。在此sram中，阵列的相同列中的sram单元的字符线可彼此连接，阵列的相同行中的sram单元的位线可彼此连接，并且相同列或相同行中的sram单元的电力供应节点可彼此连接。

应了解，在本揭示案中指定相同晶体管的源极区及漏极区，以及源极及漏极仅为了将源极区与漏极区彼此区别开以及为了将源极及漏极彼此区别开。相同晶体管的源极区及漏极区可分别替代地被称为漏极区及源极区，并且相同晶体管的源极及漏极可分别称为漏极及源极。

在本揭示案中，当两个或两个以上晶体管的源极(漏极)区是由相同层形成且彼此连接时，相同层被称为源极(漏极)扩散区。当两个或两个以上晶体管的栅极是由相同层形成且彼此连接时，相同栅极层被称为栅极线。

在本揭示案中，组成晶体管源极区的源极扩散区代表重掺杂有在基板中井的顶部形成的杂质的扩散区，且由诸如浅沟槽隔离(shallowtrenchisolation；sti)的绝缘层环绕。sti具有比源极扩散区深但比在其中形成源极扩散区的井浅的沟槽深度。相邻的源极扩散区是通过插入其间的sti分离。

图1a及图1b是根据本揭示案的各实施例的sram单元的示例性电路图。

参考图1a，sram单元10包括第一上拉(pull-up)晶体管pu1、第一下拉(pull-down)晶体管pd1，以及第一传输门(pass-gate)晶体管pg1。第一上拉晶体管pu1、第一下拉晶体管pd1，以及第一传输门晶体管pg1的源极在第一数据储存节点nd11处电连接。sram单元10进一步包括第二上拉晶体管pu2、第二下拉晶体管pd2，以及第二传输门晶体管pg2。第二上拉晶体管pu2、第二下拉晶体管pd2，以及第二传输门晶体管pg2的源极在第二数据储存节点nd12处电连接。

在一些实施例中，第二上拉晶体管pu2以及第二下拉晶体管pd2的栅极经由第一数据储存节点nd11电连接至第一下拉晶体管pd1、第一传输门晶体管pg1，以及第一上拉晶体管pu1的源极。第一上拉晶体管pu1以及第一下拉晶体管pd1的栅极经由第二数据储存节点nd12电连接至第二下拉晶体管pd2、第二传输门晶体管pg2，以及第二上拉晶体管pu2的源极。

第一上拉晶体管pu1及第二上拉晶体管pu2的漏极(可参考图4的漏极区520、620)连接至第一电力供应节点vdd，而第一下拉晶体管pd1及第二下拉晶体管pd2的漏极连接至第二电力供电节点vss。根据一些实施例，第一电力供应节点vdd可电连接至自sram电力供应电路(未图示)提供的正电位，并且第二电力供电节点vss可电连接至地面。

第一传输门晶体管pg1以及第二传输门晶体管pg2的栅极连接至字符线wl。第一传输门晶体管pg1以及第二传输门晶体管pg2的漏极分别连接至第一位线bl及第二位线blb。

根据一些实施例，在sram单元10中，第一传输门晶体管pg1及第二传输门晶体管pg2以及第一下拉晶体管pd1及第二下拉晶体管pd2为n型晶体管，而第一上拉晶体管pu1及第二上拉晶体管pu2为p型晶体管。

在sram单元10的读取操作期间，当例如通过经由字符线wl施加至第一传输门晶体管pg1及第二传输门晶体管pg2的栅极的读取信号，开启第一传输门晶体管pg1及第二传输门晶体管pg2时，经由第一传输门晶体管pg1及第二传输门晶体管pg2将储存于第一数据储存节点nd11及第二数据储存节点nd12的互补数据分别传递至第一位线bl及第二位线blb，第一位线bl及第二位线blb连接至sram的感测放大器(未图示)。在sram单元10的写入操作期间，当例如通过经由字符线wl施加至第一传输门晶体管pg1及第二传输门晶体管pg2的栅极的写入信号，开启第一传输门晶体管pg1及第二传输门晶体管pg2时，经由第一传输门晶体管pg1及第二传输门晶体管pg2将预施加至第一数据线bl及第二数据线blb的互补数据传递至第一数据储存节点nd11及第二数据储存节点nd12，并分别储存于第一数据储存节点nd11及第二数据储存节点nd12。

参考图1b，根据其他实施例，sram单元20包括p型第一传输门晶体管pg21及p型第二传输门晶体管pg22以及p型第一上拉晶体管pu1及p型第二上拉晶体管pu2，以及n型第一下拉晶体管pd1及n型第二下拉晶体管pd2。为了避免冗余，将省去重叠上述sram单元10的特征的特征描述。

参考图1b，元件符号nd21表示第一数据储存节点，此第一数据储存节点安置于第一上拉晶体管pu1、第一下拉晶体管pd1及第一传输门晶体管pg21的源极与第二上拉晶体管pu2及第二下拉晶体管pd2的栅极之间。在一些实施例中，第二上拉晶体管pu2及第二下拉晶体管pd2的栅极经由第一数据储存节点nd21电连接至第一下拉晶体管pd1、第一传输门晶体管pg21，以及第一上拉晶体管pu1的源极。

元件符号nd22表示第二数据储存节点，此第二数据储存节点安置于第二上拉晶体管pu2、第二下拉晶体管pd2及第二传输门晶体管pg22的源极与第一上拉晶体管pu1及第一下拉晶体管pd1的栅极之间。在一些实施例中，第一上拉晶体管pu1及第一下拉晶体管pd1的栅极经由第二数据储存节点nd22电连接至第二下拉晶体管pd2、第二传输门晶体管pg22，及第二上拉晶体管pu2的源极。

图2是根据本揭示案的各实施例的示例性垂直晶体管的示意性横截面图。示例性垂直晶体管配置为n型晶体管或p型晶体管，可应用于第1图中所示的第一sram单元10及第二sram单元20中。

参考图2，示例性垂直晶体管50包括源极区110及漏极区120以及插入源极区110与漏极区120之间的通道115。通过在垂直于基板(未图示)的主表面的方向中将源极区110、通道115，以及漏极区120彼此堆叠来在基板上垂直形成源极区110、通道115，以及漏极区120。源极区110是由源极扩散区109形成。在一些实施例中，硅化物层111形成于源极扩散区109上并与源极扩散区109相接，除了硅化物层111的部分被移除以便形成垂直晶体管50的外。源极扩散区109及其上所形成的硅化物层111的组合被称为垂直晶体管50的底板。根据其他实施例，替代地在源极扩散区上形成锗化物层(而不是硅化物层)，以实施包括源极扩散区及锗化物层的底板。示例性垂直晶体管50进一步包括环绕通道115的栅极130，以及在栅极130与通道115之间插入的栅极绝缘层135，以便将通道115与栅极130电气隔离。因为栅极130环绕通道115，所以示例性垂直晶体管50可被称为垂直环绕式栅极(verticalgateall-around；vgaa)晶体管。根据本揭示案的各实施例，示例性垂直晶体管50可为n型晶体管或p型晶体管。然而，为便于解释，示例性垂直晶体管50配置成n型晶体管以作为如下描述的实例。

示例性垂直晶体管50可形成于n+(“+”代表被重掺杂)源极扩散区109中，此n+源极扩散区109具有重掺杂的n型杂质，诸如p、as、sb、n或其组合。源极扩散区109可首先通过浅沟槽隔离(sti)102界定。通过形成sti102，示例性垂直晶体管50与在邻接于源极扩散区109的源极扩散区中所形成的其他半导体元件之间的电流泄漏可被降至最低或阻止。根据其他实施例，n+源极扩散区109是由磊晶生长于基板上的磊晶层组成。

示例性垂直晶体管50形成于其上的n+源极扩散区109的部分充当示例性垂直晶体管50的源极区。尽管图2中未图示，但是根据本揭示案的其他实施例，在相同n+源极扩散区109中形成具有与示例性垂直晶体管50相同导电类型的额外垂直晶体管，且因此，通过相同n+源极扩散区109形成的所有垂直晶体管的源极区彼此电连接。这些特征将参考稍后描述的图3而更显而易见。

根据一些实施例，示例性垂直晶体管50的通道115可为单一纳米线、多纳米线，或具有以垂直于基板100的主表面的方向查看为矩形形状的纳米条型。通道115可包括半导体材料，此半导体材料可由磊晶，诸如硅、锗、sige、sic、sp、sipc、iii-v族化合物半导体，或类似者形成。举例而言，iii-v族化合物半导体可包括inp、inas、gaas、alinas、ingap、ingaas、gaassb、gapn、alpn，或其组合。通道115可包括(若必要)轻掺杂的p型杂质以便形成p型半导体。可由多晶硅或另一导电材料(诸如金属、金属合金、金属硅化物等等)组成的栅极130环绕通道115。插入栅极130与通道115之间以便将通道115与栅极130电气隔离的栅极绝缘层135可包括一或更多个高k介电层，诸如金属氧化物。金属氧化物的实例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物，及/或其混合物。

示例性垂直晶体管50的漏极区120是由n+半导体层组成，此n+半导体层包括重掺杂的n型杂质，诸如p、as、sb、ge、n、c，或其组合。示例性垂直晶体管50进一步包括漏极区120上的半导体层121，此半导体层121由多晶硅、硅化物、金属、金属合金，或类似者组成。漏极区120及半导体层121组合在一起称为示例性垂直晶体管50的顶板。若必要，则可在顶板上形成接触通孔180以经由示例性垂直晶体管50上所形成的导电层121及金属层(图2中未图示)与漏极区120彼此电连接。

示例性垂直晶体管50进一步包括栅极130上的局部连接层131。在一些实施例中，示例性垂直晶体管50的栅极130经由局部连接层131连接至其他垂直晶体管的漏极区。局部连接层131可由多晶硅或另一导电材料(诸如金属、金属合金、金属硅化物，或类似者)组成。在其他实施例中，栅极130可经由接触通孔160及/或局部连接层131连接至示例性垂直晶体管50上所形成的金属层(诸如，字符线)。

如图2中所示，示例性垂直晶体管50可包括一或更多个介电层，诸如介电层191至194。这些介电层可将各种导电层或半导体层彼此隔离且可包括多个贯穿孔，其中接触通孔160及180形成于此贯穿孔中。应了解，介电层191至194仅出于说明的目的且根据本揭示案的实施例示例性垂直晶体管50可具有少于或多于四个介电层。

应了解，本领域一般技艺者将意识到p型垂直晶体管可例如通过使用上述不同类型掺杂剂形成n型示例性垂直晶体管50来制造。这些特征将参考图3至图7b及第13图而更显而易见。

图3为根据本揭示案的一些实施例的sram单元的布局，此sram单元可对应于图1a所示的sram单元10。图4为示意性图示图3中所示的sram单元的立体图。图5是示意性图示图3中部分b的放大立体图。图6a及图6b分别为沿着线aa-aa'及线bb-bb'所截取的横截面图，以及另外图示图5中不包含的介电层。图7a是图3中所示的sram单元的布局，其中仅图示通道区及源极扩散区，以及图7b为图3中所示的sram单元的布局，其中仅图示通道区、栅极层、漏极区，以及数据储存电极。

参考图3至图7b，sram单元10包括沿着第一方向(x轴)所排列的第一源极扩散区305、第二源极扩散区505、第三源极扩散区605及第四源极扩散区705。当使用前述垂直晶体管实施sram单元10的各种晶体管时，可在第一源极扩散区305、第二源极扩散区505、第三源极扩散区605及第四源极扩散区705上相继形成各种晶体管的通道区及漏极区。尽管未图示，相邻源极扩散区可通过安置于其间的sti分离。

第一传输门晶体管pg1及第一下拉晶体管pd1的通道315及415以及漏极区320及420形成于相同第一源极扩散区305上，借此形成了第一传输门晶体管pg1及第一下拉晶体管pd1的源极区。因此，第一传输门晶体管pg1及第一下拉晶体管pd1的源极区彼此电连接，此是因为第一源极扩散区305重掺杂有n型杂质并具有非常低的电阻率。第一上拉晶体管pu1的通道515形成于第二源极扩散区505上，此第二源极扩散区505重掺杂有p型杂质且借此形成了第一上拉晶体管pu1的源极区。第二上拉晶体管pu2的通道615形成于第三源极扩散区605上，此第三源极扩散区605重掺杂有p型杂质且借此形成了第一上拉晶体管pu1的源极区。第二传输门晶体管pg2及第二下拉晶体管pd2的通道715及815以及漏极区720及820形成于相同的第四源极扩散区705上，借此形成了第二传输门晶体管pg2及第二下拉晶体管pd2的源极区。因此，第二传输门晶体管pg2及第二下拉晶体管pd2的源极区彼此电连接，此是因为第四源极扩散区705重掺杂有n型杂质并具有非常低的电阻率。

参考图3，第一传输门晶体管pg1、第二上拉晶体管pu2，以及第二下拉晶体管pd2的通道315、615及715可沿着平行于第一方向(x轴)的第一路径l1排列，而第一下拉晶体管pd1、第一上拉晶体管pu1，以及第二传输门晶体管pg2的通道415、515及815沿着平行于第一路径l1的第二路径l2排列。在垂直于第一方向的第二方向(y轴)中第一路径l1与第二路径l2间隔d1的距离。

如图3、图4及图7b所示，第一传输门晶体管pg1的栅极335环绕第一传输门晶体管pg1的通道315且以远离第一方向(x轴)的方向自通道315延伸至第一源极扩散区305的外的区域中。第二上拉晶体管pu2及第二下拉晶体管pd2的栅极经由第一栅极线635彼此电连接。第一栅极线635环绕第二上拉晶体管pu2及第二下拉晶体管pd2的通道615及715且在远离第一方向(x轴)的方向中自第二下拉晶体管pd2的通道715的区域延伸至第二源极扩散区505上方的区域中。

第二传输门晶体管pg2的栅极835环绕第二传输门晶体管pg2的通道815且在第一方向(x轴)中自通道815延伸至第四源极扩散区705的外的区域中。第一上拉晶体管pu1及第一下拉晶体管pd1的栅极经由相同栅极线535彼此电连接。栅极线535环绕第一下拉晶体管pd1及第一上拉晶体管pu1的通道415及515且在第一方向(x轴)中自第一下拉晶体管pd1的通道415的区域延伸至第三源极扩散区605上方的区域中。

尽管图3至图7b中的图6a及图6b图示介电层(由元件符号900所表示)，应了解，例如参考图2，可在各通道与各自相应的栅极之间插入一或更多个介电层，此栅极环绕通道。亦应了解，例如仍参考图2，在源极区及栅极之间插入一或更多个介电层以便将源极扩散区与栅极彼此电气隔离。本领域中一般技艺者将意识到，在彼此堆叠的相邻层之间插入一或更多个介电层并形成接触通孔以穿过一或更多个介电层从而互连由一或更多个介电层分离的导电层。为避免冗余将省略这些描述。

参考图3至图6b及图7b，sram单元10进一步包括第一数据储存电极11(其用作图1a的第一数据储存节点nd11)，此第一数据储存电极11可由所具有的电导率大于第一栅极线635的电导率的材料组成且将第一栅极线635电连接至第一源极扩撒区305及第二源极扩散区505。因此，可使第一数据储存电极11与第一栅极线635的介面处的接触电阻以及第一数据储存电极11与第一源极扩撒区305及第二源极扩散区505的任一者的介面处的接触电阻降至最低。因此，第一源极扩撒区305及第二源极扩散区505经由第一数据储存电极11彼此电连接。

第一数据储存电极11可直接接触第一栅极线635的末端且沿着自第二下拉晶体管pd2的通道715朝向第二上拉晶体管pu2的通道615的方向从第一栅极线635延伸。第二上拉晶体管pu2及第二下拉晶体管pd2的栅极经由第一栅极线635彼此连接，此第一栅极线635从第一数据储存电极11延伸至第二下拉晶体管pd2的栅极。第一数据储存电极11的一个末端部分可直接形成于第一源极扩散区305上，而第一数据储存电极11的相对末端部分可直接形成于第二源极扩散区505上。根据一些实施例，第一传输门晶体管pg1的栅极335、第一数据储存电极11，以及第一栅极线635沿着第一方向(x轴)彼此对准。第一数据储存电极11自第一栅极线635线性延伸，第一栅极线635及第一源极扩散区305及第二源极扩散区505经由此第一数据储存电极11电连接。

如上所述，第一传输门晶体管pg1及第一下拉晶体管pd1的源极区、第一上拉晶体管pu1的源极区，以及第二上拉晶体管pu2及第二下拉晶体管pd2的栅极经由其间所安置的第一数据储存电极11彼此电连接。

参考图3至图6b及图7b，sram单元10进一步包括第二数据储存电极12(其用作图1a的第二数据储存节点nd12)，此第二数据储存电极12可由所具有的电导率大于第二栅极线535的电导率的材料组成且将第二栅极线535电连接至第三源极扩撒区605及第四源极扩散区705。因此，可使第二数据储存电极12与第二栅极线535的介面处的接触电阻以及第二数据储存电极12与第三源极扩撒区605及第四源极扩散区705的任一者的介面处的接触电阻降至最低。因此，第三源极扩撒区605及第四源极扩散区705经由第二数据储存电极12彼此电连接。

第二数据储存电极12可直接接触第二栅极线535的末端且沿着自第一下拉晶体管pd1的通道415朝向第一上拉晶体管pu1的通道515的方向从第二栅极线535延伸。亦即，第一上拉晶体管pu1及第一下拉晶体管pd1的栅极经由第二栅极线535彼此连接，此第二栅极线535自第二数据储存电极12延伸至第一下拉晶体管pd1的栅极。第二数据储存电极12的一个末端部分可直接形成于第四源极扩散区705上并且第二数据储存电极12的相对末端部分可直接形成于第三源极扩散区605上。根据一些实施例，第二传输门晶体管pg2的栅极835、第二数据储存电极12，以及第二栅极线535沿着第一方向(x轴)彼此对准。第二数据储存电极12自第二栅极线535线性延伸，第二栅极线535及第三源极扩散区605及第四源极扩散区705经由此第二数据储存电极12电连接。

如上所述，第二传输门晶体管pg2及第二下拉晶体管pd2的源极区、第二上拉晶体管pu2的源极区，以及第一上拉晶体管pu1及第一下拉晶体管pd1的栅极经由其间所安置的第二数据储存电极12彼此电连接。

根据一些实施例，一些前述晶体管的源极区、漏极区，及栅极可经由互连线(诸如前述第一数据储存电极11及第二数据储存电极12)电连接至前述其他晶体管的漏极区、源极区，或栅极。可在参考其上形成sram单元10的基板的栅极线位准处以相同材料形成第一数据储存电极11及第二数据储存电极12。第一数据储存电极11及第二数据储存电极12的电导率大于第一栅极线635及第二栅极线535的电导率。形成第一数据储存电极11及第二数据储存电极12的材料的实例可包括多晶硅、ti基硅化物、co基硅化物、ni基硅化物、pt基硅化物、w基硅化物、tin、tan、w、cu、al，或其组合。第一数据储存电极11及第二数据储存电极12可通过相同制造制程制造，将参考图8解释此制造制程。

根据其他实施例，一些前述晶体管的源极区、漏极区，及栅极可经由漏极区上所形成的接触通孔及金属层电连接至前述其他晶体管的漏极区、源极区，或栅极。举例而言，参考图3至图6a、由一或更多个金属层组成的位线bl及blb、字符线wl、第一电力供应节点vdd及第二电力供应节点vss经由接触通孔连接至sram单元10的前述一些晶体管的漏极区及/或栅极。

图8是根据本揭示案的一些实施例图示制造sram的方法的流程图。出于便利，将使用sram单元10作为实例，参考图2至图8描述制造方法。

首先，在形成sti及由sti分离的n型井及p型井之后，形成包括第一源极扩散区305、第二源极扩散区505、第三源极扩散区605及第四源极扩散区705的源极扩散区，且随后在源极扩散区(s10)上形成通道层及栅极绝缘层。

随后，形成栅极层(s20)，此栅极层包括第一传输门pg1的栅极335、第二传输门pg2的栅极835、覆盖第一栅极线635及第一数据储存电极11的区域的第一临时栅极线，以及覆盖第二栅极线535及第二数据储存电极12的区域的第二临时栅极线。第一临时栅极线的每一者自第一源极扩散区305连续延伸至第四源极扩散区705。

随后，通过：将与第一数据储存电极11的区域相对应的第一临时栅极线的末端部分转换至所具有的电导率大于第一临时栅极线的剩余部分的电导率的一个层来形成第一数据储存电极11，以及通过将与第二数据储存电极12的区域相对应的第二临时栅极线的末端部分转换至具有电导率大于第二临时栅极线的剩余部分的电导率的另一个层来形成第二数据储存电极12(s30)。因此，第一临时栅极线的末端部分被转换至第一数据储存电极11且第一临时栅极线的剩余部分变成第一栅极线635。所形成的第一数据储存电极11将第一临时栅极线的剩余部分(亦即，第一栅极线635)以及第一源极扩散区305及第二源极扩散区505彼此电连接。所形成的第二数据储存电极12将第二临时栅极线的剩余部分(亦即，第二栅极线535)以及第三源极扩散区605及第四源极扩散区705彼此电连接。此步骤将参考随后描述的图9a至图9e及图10a至图10g而更显而易见。

在形成第一数据储存电极11及第二数据储存电极12之后，可形成sram单元10的剩余部分(s40)，此剩余部分包括前述晶体管的漏极区，接触通孔，及第一位线bl及第二位线blb的金属层，字符线wl，以及第一电力节点vdd及第二电力节点vss。

图9a至图9e是根据本揭示案的一些实施例示意性图示制造数据储存电极的方法的横截面图。出于便利，将使用sram单元10的第一数据储存电极11作为实例，参考图2至图9e描述制造方法。

如图9a所示，首先形成由sti102分离的第一源极扩散区305及第二源极扩散区505。

随后，参考图9b，在第一源极扩散区305及第二源极扩散区505上形成介电层898。所形成的介电层898覆盖与参考图9e所描述的栅极335及第一栅极线635相对应的区域。

随后，如图9c所示，通过图案化栅极层形成栅极335及第一临时栅极线634。第一临时栅极线634覆盖与第一数据储存电极11及第一栅极线635相对应的区域。

随后，如图9d中所示，沉积及图案化另一介电层899。第一临时栅极线634的由介电层899所曝露部分对应于第一数据储存电极11的区域。

随后，如图9e所示，将杂质掺杂进第一临时栅极线634的曝露部分，以便将第一临时栅极线634的曝露部分转换成第一数据储存电极11。

图10a至图10f是根据本揭示案的其他实施例示意性图示制造数据储存电极的方法的横截面图。出于便利，将使用sram单元10的第一数据储存电极11作为实例，参考图2至图8及图10a至图10f描述制造方法。

如图10a所示，可首先形成通过sti102分离的第一源极扩散区305及第二源极扩散区405。

随后，参考图10b，在第一源极扩散区305及第二源极扩散区505及sti102上形成介电层901。尽管图10b中未图示，但是介电层901可经图案化以覆盖与稍后待描述的栅极335及第一栅极线635相对应的区域。

随后，如图10c所示，通过图案化栅极层形成栅极335及第一临时栅极线634。第一临时栅极线634覆盖与第一数据储存电极11及第一栅极线635对应的区域。

随后，如图10d中所示，沉积及图案化另一介电层902。第一临时栅极线634的由介电层902所曝露部分对应于第一数据储存电极11的区域。

随后，如图10e所示，移除第一临时栅极线634的曝露部分以形成空白空间。亦蚀刻介电层901以便曝露第一源极扩散区305及第二源极扩散区505以及sti102的部分。

如图10f所示，在空白空间处形成硅化物层7，此硅化物层7包括ti基硅化物、co基硅化物、ni基硅化物、pt基硅化物，或其组合。若必要，则由诸如多晶硅、ti基硅化物、co基硅化物、ni基硅化物、pt基硅化物、w基硅化物、tin、tan、w、cu、al，或其组合的材料组成的一或更多个层8可经进一步沉积以填充空白空间，从而形成第一数据储存电极11。

形成第一数据储存电极11的上述两个替代方案的每一者仅需要单一光微影术步骤产生具有图案的遮罩层，此图案与原先为第一临时栅极线634的部分的第一数据储存电极11相对应。因此，第一数据储存电极11与第一临时栅极线634的剩余部分自行对准，此第一临时栅极线634的剩余部分成为第一栅极线635。尽管未图示，但是可类似地形成第二数据储存电极12，且因此，第二数据储存电极12与第二栅极线535自行对准。

返回参考图3及图4，应了解，可有利地减少sram单元10的第二方向(y轴)宽度，因为第一数据储存电极11及第二数据储存电极12分别与第二上拉晶体管pu2及第二下拉晶体管pd2的第一栅极线635以及第一上拉晶体管pu1及第一下拉晶体管pd1的第二栅极线535自行对准，且第一数据储存电极11及第二数据储存电极12并不安置于第一路径l1与第二路径l2之间的中间部分处，第一栅极线635及第二栅极线535分别沿着第一路径l1及第二路径l2延伸。

根据本揭示案的各种实施例，尽管sram单元10在第二方向(y轴)中具有减少的宽度，但仍可防止第一数据储存电极11与第二栅极线535之间的短路以及第二数据储存电极12与第一栅极线635之间的短路，因为第一数据储存电极11及第二数据储存电极12分别与第二上拉晶体管pu2及第二下拉晶体管pd2的第一栅极线635以及第一上拉晶体管pu1及第一下拉晶体管pd1的第二栅极线535自行对准，且第一数据储存电极11及第二数据储存电极12并不安置于第一路径l1与第二路径l2之间的中间部分处。

图11是根据本揭示案的其他实施例的sram单元的布局，此sram单元可与图1b中所示的sram单元20相对应。

参考图3及图11，在sram单元10的布局中及sram单元20的布局中，第一上拉晶体管pu1及第一下拉晶体管pd1的位置被交换，并且第二上拉晶体管pu2及第二下拉晶体管的位置亦被交换。此外，尽管sram单元20的接触层的布局与sram单元10的各个相应层实质上相同，但参考sram单元10，在sram单元20中至第一电力供应节点及第二电力供应节点的供应电压被交换。应了解，形成sram单元10的各层的掺杂剂可用不同类型的掺杂剂替代。举例而言，藉其形成第一上拉晶体管pu1及第一传输门晶体管pg21的第一源极扩散区306重掺杂有p型杂质。藉其形成第一下拉晶体管pd1的第二源极扩散区506重掺杂有n型杂质。藉其形成第二下拉晶体管pd2的第三源极扩散区606重掺杂有n型杂质。藉其形成第二上拉晶体管pu2及第二传输门晶体管pg22的第四源极扩散区706重掺杂有p型杂质。

如第13图所示，第一数据储存电极21在自第二上拉晶体管pu2朝向第二下拉晶体管pd2的方向中延伸且使第一源极扩散区306及第二源极扩散区506以及第二下拉晶体管pd2及第二上拉晶体管pu2的栅极彼此电连接。第二数据储存电极22在自第一上拉晶体管pu1朝向第一下拉晶体管pd1的方向中延伸且使第三源极扩散区606及第四源极扩散区706以及第一下拉晶体管pd1及第一上拉晶体管pu1的栅极彼此电连接。为避免冗余，将省去对与上述sram单元10的特征重叠的特征的其他描述。

根据本揭示案的一态样，静态随机存取记忆体(sram)单元包括第一至第四晶体管，此第一至第四晶体管为第一类型晶体管；以及第五及第六晶体管，此第五及第六晶体管为第二类型晶体管。第一晶体管及第二晶体管的源极区可由第一源极扩散区形成，第五晶体管及第六晶体管的源极区是分别由第二源极扩散区及第三源极扩散区形成，以及第三晶体管及第四晶体管的源极区是由第四源极扩散区形成。sram单元进一步包括第一数据储存电极，此第一数据储存电极自使第三晶体管及第六晶体管的栅极彼此连接的第一栅极线线性延伸且将第一栅极线与第一源极扩散区及第二源极扩散区彼此电连接；以及第二数据储存电极，此第二数据储存电极自使第二晶体管及第五晶体管的栅极彼此连接的第二栅极线线性延伸且将第二栅极线与第三源极扩散区及第四源极扩散区彼此电连接。

于本揭示案的一些实施例中，第一至第四源极扩散区依序彼此分隔排列。

于本揭示案的一些实施例中，第一数据储存电极的第一端接触第一栅极线的一端，且设置于第二源极扩散区上并与其接触。第一数据储存电极的第二端设置于第一源极扩散区上并与其接触，且与第一晶体管的栅极相分隔。第二数据储存电极的第一端接触第二栅极线的一端，且设置于第三源极扩散区上并与其接触。第二数据储存电极的第二端设置于第四源极扩散区上并与其接触，且与第四晶体管的栅极相分隔。

于本揭示案的一些实施例中，第一晶体管的栅极、第一数据储存电极及第一栅极线是相互对准。第四晶体管的栅极、第二数据储存电极及第二栅极线是相互对准。

于本揭示案的一些实施例中，第一及第二源极扩散区及第一栅极线仅经由第一数据储存电极相互电连接。第三及第四源极扩散区及第二栅极线仅经由第二数据储存电极相互电连接。

于本揭示案的一些实施例中，第一数据储存电极及第二数据储存电极的材料包括多晶硅、ti基硅化物、co基硅化物、ni基硅化物、pt基硅化物、w基硅化物、tin、tan、w、cu以及al中的一者，或其组合。

于本揭示案的一些实施例中，sram单元进一步包括第一电力供应节点、第二电力供应节点、字符线以及第一及第二位线。第一电力供应节点电连接第五及第六晶体管的漏极。第二电力供应节点电连接第二及第三晶体管的漏极。字符线电连接第一及第四晶体管的栅极。第一及第二位线分别电连接第一及第四晶体管的漏极。

于本揭示案的一些实施例中，第一及第四晶体管为n型第一及第二传输门晶体管。第二及第三晶体管为n型第一及第二下拉晶体管。第五及第六晶体管为p型第一及第二上拉晶体管。第一电力供应节点连接第一电位。第二电力供应节点连接小于第一电位的第二电位。

于本揭示案的一些实施例中，第一及第四晶体管为p型第一及第二传输门晶体管。第二及第三晶体管为p型第一及第二上拉晶体管。第五及第六晶体管为n型第一及第二下拉晶体管。第一电力供应节点连接第一电位。第二电力供应节点连接大于第一电位的第二电位。

于本揭示案的一些实施例中，第一至第六晶体管中的每一者包括垂直地堆叠于基材上方的源极区、通道及漏极区。

于本揭示案的一些实施例中，第一及第二数据储存电极中的每一者接触sti。

根据本揭示案的一态样，积体电路包括多个晶体管，此多个晶体管在彼此间隔开的多个源极扩散区中形成；以及互连线，此互连线使多个源极扩散区中的两者桥接且使此两个源极扩散区彼此电连接。互连线自栅极线线性延伸，此栅极线在远离一个晶体管的方向中连接至多个晶体管的一者的栅极。

于本揭示案的一些实施例中，由两个源极扩散区所形成的这些晶体管的源极是通过互连线彼此电连接。通过互连线电连接的此两个源极扩散区为至少两个晶体管的源极区。

于本揭示案的一些实施例中，互连线接触此两个源极扩散区及栅极线。

于本揭示案的一些实施例中，互连线的材料包括多晶硅、ti基硅化物、co基硅化物、ni基硅化物、pt基硅化物、w基硅化物、tin、tan、w、cu以及al中的一者，或其组合。

于本揭示案的一些实施例中，这些晶体管中的每一者包括垂直地堆叠于基材的一表面上的源极区、通道及漏极区。

根据本揭示案的一态样，制造半导体元件的方法包括：在多个源极扩散区上形成通道层及栅极绝缘层；形成临时栅极线，此临时栅极线包括桥接多个源极扩散区的两个源极扩散区的一个末端部分；通过将临时栅极线的一个末端部分转换至互连线来形成使两个源极扩散区与临时栅极线的剩余部分彼此电连接的互连线；以及形成漏极区及金属层，以便连接至栅极、源极扩散区，以及漏极区。

于本揭示案的一些实施例中，形成互连线包括：形成暴露临时栅极线的末端部分的遮罩层；以及掺杂经暴露的临时栅极线的末端部分以形成互连线。

于本揭示案的一些实施例中，形成互连线包括：移除临时栅极线的末端部分以形成空白空间；以及以导电材料填充空白空间，以形成互连线。

于本揭示案的一些实施例中，互连线的材料包括多晶硅、ti基硅化物、co基硅化物、ni基硅化物、pt基硅化物、w基硅化物、tin、tan、w、cu以及al中的一者，或其组合。

根据本揭示案的一些态样，仅需要单一光微影术步骤图案化第一数据储存电极及第二数据储存电极。不需要其他互连线来使栅极及第一数据储存电极及第二数据储存电极彼此连接。

根据本揭示案的一些态样，sram单元的面积可能减少，此是因为即使sram单元的长度略增加，sram单元的宽度亦可能较大地减小，此是归因于第一数据储存电极及第二数据储存电极与栅极自行对准，且不安置在栅极之间的中间部分处。

根据本揭示案的一些态样，可防止第一数据储存电极与第二栅极线之间以及第二数据储存电极与第二栅极线之间的短路，此是因为第一数据储存电极及第二数据储存电极分别与第一栅极线及第二栅极线自行对准，且不安置于第一栅极线与第二栅极线之间的中间中心部分处。

应了解，互连线，诸如第一数据储存电极及第二数据储存电极，并不限于6-tsram单元。根据本揭示案的一些实施例，栅极与源极扩散区之间的互连线可用于8-tsram单元中。互连线并不限于sram。根据其他实施例，栅极与源极扩散区之间的互连线可用于其他积体电路中。

尽管在前述实施例中，互连线(诸如第一数据储存电极及第二数据储存电极)是在第一栅极线及第二栅极线的末端处形成，但是本揭示案并不限于此。根据其他实施例，互连线可在两个栅极线之间形成，这些栅极线彼此对准且使两个栅极线彼此直接连接。

尽管在前述实施例中，互连线(诸如第一数据储存电极及第二数据储存电极)桥接两个源极扩散区以使两个源极扩散区彼此直接连接，然本揭示案并不限于此。根据其他实施例，互连线可安置于三个或更多个源极扩散区上并使三个或更多个源极扩散区彼此直接电连接。

上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下产生本文的各种变化、替代及更改。