一种漏电测试结构的制作方法

本发明涉及半导体集成电路制造工艺领域，更具体地涉及半导体集成电路的漏电测试结构。

背景技术：

随着半导体新材料、新技术和新制造工艺的持续发展，单个半导体芯片上将集成更多的器件。随着元器件的尺寸越来越小，元器件之间的距离也越来越小，当半导体制作工艺过程中出现任何异常都将导致元器件之间出现短路或者漏电，那么半导体芯片上元器件之间的漏电便成为一项必须严格监测的项目。本发明了提出一种改进的交叉梳状漏电测试结构，该结构主要由两个横竖交叉互相不重叠的梳状结构和一个蛇形结构组成，可以用于监控N-well、多晶Poly、Metal之间等多种结构(design rule check structure)的漏电问题。

在现有技术中，中芯国际集成电路制造有限公司的实用新型专利“漏电测试结构”(CN201220748480.6)中，公布了一种测试结构，用于晶圆可接受性测试，由多晶硅区及有若干首尾相连的金属线和介质层构成其，漏电测试结构的多晶硅区内多晶硅的密度不同。主要作用反映元器件的多晶硅密度不同的情况及由多晶硅密度差异引起的金属线以及介质层平整度的差异。其实施例如图1。

可以看出，现有技术中通常采用简单的环形结构和条形结构进行漏电测试，结构相对比较简单，实际电路结构的复杂多样性，不能有效测试出验证结构之间的漏电问题。

现有技术中的各种测试方法都存在很多问题，或适用性太差或者测试过程中的其他影响因素较多，很难对测试结果进行分析评价，得不到准确测试结果，因此，需要有更加有效地测试结构及方法，以保证在器件测试过程中的稳定性。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明的目的在于提出一种漏电测试结构，以更加精确的反映出半导体器件的漏电情况，包括：两个梳状结构，两个梳状结构相互交叉，互不接触；一个用于隔离梳状结构的蛇形结构；位于所述的两条梳状结构之上的上层金属条，所述金属条与梳状结构和蛇形结构之间是SiO2绝缘介质层，所述金属条通过接触孔或者通孔与所述梳状结构形成导电连接。

进一步的，所述的两个梳状结构中每个梳状结构由横竖两种梳齿构成，梳齿数量可以根据需求设计，两个梳状结构的横竖位置是相对关系。

进一步的，所述的两个梳状结构中每个梳状结构条宽度a、条间距b以及两个梳状结构间距c根据工艺节点设计需求可以进行调节。

进一步的，所述的用于隔离梳状结构的蛇形结构，结构是SiO2绝缘介质层。

进一步的，所述的两个梳状结构，结构可以是多晶硅或者金属。

在以上发明的基础上，进一步改进，所述蛇形结构上方的设置多晶栅蛇形结构；设置围绕所述两个梳状结构的阱环形结构；位于两个梳状结构和多晶栅蛇形结构之上的上层设置金属条，所述金属条通过接触孔与所述梳状结构、多晶栅蛇形结构和阱环形结构形成导电连接。

进一步的，所述的环形结构为p型或n型。

进一步的，所述的环形结构与两个梳状结构的间距根据工艺节点设计需求进行调节。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了现有技术解决方案及本发明的实施例，用来解释本发明的装置、原理及改进之处。附图中，

图1为现有技术实施例结构示意图；

图2为本发明中两梳状结构，梳状结构1和梳状结构2的示意图；

图3为本发明中蛇状结构的示意图；

图4为本发明中的环形有源区结构的示意图；

图5为具体实施例1漏电测试结构示意图；

图6为具体实施例2漏电测试结构示意图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

如图2所示的为漏电测试结构的两梳状结构俯视图，梳状结构1及梳状结构2由一组互相平行的横形构件(1001、2001)和一组互相平行的竖形构件(1002、2002)两排梳状结构组成；其中梳状结构1的横形构件(1001)及梳状结构2的的横形构件(1002)方向是相对的，且条数相等，梳状结构1的竖形构件(1002)及梳状结构2的的竖形构件(2002)方向是相对的，且条数相等；梳状结构条宽度a、条间距b根据工艺节点设计需求可以进行调节。

如图3所示的为漏电测试结构的蛇状结构俯视图，图中蛇形结构包括多个重复且依次连接的弯折部单元，其中，弯折部单元依次连接，弯折部单元包括一组横折单元(3001)和一组竖折单元(3002)，两排弯折部单元的数量根据梳状结构的横形构件、竖形构件的数量而定；蛇形结构的条宽c根据工艺节点设计需求可以进行调节。

如图4所示的为围绕两梳状结构的阱环形结构俯视图，环形结构是指P+或者N+的Pick up有源区，如梳状结构为N阱，则阱环形结构为P+有源区，反之则为N+有源区；环形结构条宽d以及环形结构与两个梳状结构的间距根据工艺节点设计需求进行调节。

实施例1

如图5所示的为Poly/金属漏电测试结构实施例1的俯视图，包括：两个梳状结构(梳状结构1 100、梳状结构2 200)，两个梳状结构相互盘绕且互不接触；一个用于隔离梳状结构的蛇形结构(300)；其中每个梳状结构分别有一组4个互相平行的横形构件和一组4个互相平行的竖形构件组成，蛇形结构由首尾相连接的一组3个横折单元和一组3个竖折单元。刻蚀形成两条梳状结构之后，在其上淀积绝缘介质层，即可形成两条梳状结构之间的蛇形隔离结构，淀积绝缘介质层可以为SiO2；然后孔刻蚀、填充形成接触连接，填充材料根据工艺节点选择；最后淀积上层金属，刻蚀形成上层金属连接条，通过孔将两个梳状结构引出(如图5中的High和Low两端)，两端施加偏压，即可以测试两条梳状结构之间的漏电问题。

实施例1中的两个梳状结构可以是多晶Poly，也可以是金属；

实施例1中的蛇状隔离结构是SiO2绝缘介质层；

实施例1中的两个梳状结构的条宽度a、条间距b以及两个梳状结构的间距c根据工艺节点设计需求可以进行调节，如图2和3中所示；

实施例1结构主要用于监控多晶或者金属之间的漏电问题。

实施例2

如图6所示的为阱漏电测试结构的俯视图，其总体结构同实施例1类似，包括：两个梳状阱结构(梳状结构1 100、梳状结构2 200)，两个梳状结构相互交叉，互不接触；位于两个梳状结构之间隔离结构上方的蛇形多晶栅结构(300)，其中每个梳状结构分别有一组4个互相平行的横形构件和一组4个互相平行的竖形构件组成，蛇形多晶栅结构由首尾相连接的一组3个横折单元和一组3个竖折单元；P+或者N+的Pick up环形有源区结构(400)。两条梳状结构之间以及梳状结构和环形结构之间是采用高密度等离子体化学气相沉积(HDP)的SiO2绝缘介质层；阱梳状结构形成以后，炉管工艺氧化形成栅氧，然后淀积多晶硅，刻蚀形成蛇形多晶硅栅；进一步的在其上淀积绝缘介质层，淀积绝缘介质层可以为SiO2；然后接触孔刻蚀、填充形成接触连接，填充材料根据工艺节点选择；进一步的淀积上层金属，刻蚀形成上层金属连接条，通过接触孔将两个梳状结构、蛇形多晶栅结构和环形Pickup有源区引出，形成寄生场效应晶体管(FMOS)，四端施加偏压(如图6中的High、Low、Sub和Gate四端)，即可以测试两条梳状结构之间的漏电问题。

实施例2中的两个梳状结构是N阱或者P阱；

实施例2中的两个梳状结构之间用STI(浅槽隔离，shallow trench isolation)进行隔离，在STI上方淀积栅氧和多晶(Poly)，刻蚀形成一条蛇形结构的多晶栅；

实施例2中的两个梳状结构的条宽度a、条间距b以及两个梳状结构的间距c根据工艺节点设计需求可以进行调节，如图2和3中所示；

实施例2中的环形Pick up有源区结构条宽d以及环形结构与两个梳状结构的间距根据工艺节点设计需求进行调节。

实施例2结构主要用于监控N阱或者P阱之间结构的漏电问题。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构，都落入本发明的保护范围。