一种制造鳍式金属氧化物半导体场效应晶体管的方法与流程

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种制造具有阶梯型侧墙(Spacer)结构的低寄生电容鳍式金属氧化物半导体场效应晶体管(FinFET)的方法。

背景技术：

在现代集成电路技术领域中，进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减少，源漏极的结深越来越浅，需要采用选择性外延技(SEG)以增厚源漏极(elevated source/drain)来作为后续硅化(silicide)反应的牺牲层(sacrificial layer)，从而降低串联电阻。而对于65/45nm以及更小技术结点工艺，业界普遍采用对PMOS源漏极刻蚀后外延SiGe层来引入对沟道压应力(compressive stress)，以提高空穴(hole)的迁移率(mobility)。也就是说，使用外延源漏区域(Epitaxy SD，简称Epi SD)作为源极和漏极可以引入应力，是一种有效提升晶体管性能的方法。

在FinFET中，由于结构限制，源漏区硅层很薄，更是必须采用EpiSD以减少源极漏极电阻。EpiSD的主要问题是仅通过栅极两侧的较薄的侧墙(Spacer)与栅极相互隔离，导致栅极和源漏极之间寄生电容较大。

在FinFET中，由于源漏结电容很小，EpiSD和栅极间的寄生电容是主要的寄生电容来源，尤其是在采用FinFET结构的22nm以下工艺代中，前道工序引入的寄生电容显著增加，更需要专门的优化手段以提升晶体管速度。

美国专利US8828831B2公开了一种全耗尽型绝缘层上硅金属氧化物半导体场效应晶体管(FDSOI)中通过改变侧墙的几何结构以减少寄生电容的方法，其在形成内偏移Spacer后，先通过选择性外延生长出具有倾斜侧壁的牺牲抬高源漏区域(Dummy RSD)，经刻蚀除去牺牲抬高源漏区域后，再生长掺杂浓度较高的RSD作为源漏区域。然而，该方法需要在其最终的外侧墙结构底部带有一倾斜缺口，以平衡电阻和寄生电容之间的取舍。在采用该方法生长具有倾斜侧壁的牺牲抬高源漏区域时，对绝缘体上半导体的晶向有特殊要求，并不适用于FinFET。

因此，如何改进侧墙(Spacer形成工艺)，以减小FinFET中栅极和源漏极之间的寄生电容，已成为业界亟待解决的技术问题。

技术实现要素：

针对现有技术存在的不足，本发明的目的在于提供一种金属氧化物半导体场效应晶体管的制造方法，其从改变侧墙的几何结构出发，减少EpiSD和栅极间的寄生电容，即以在FinFET中形成阶梯型阶梯型外侧墙，在不影响源漏扩展区电阻的前提下，达到减少EpiSD与栅极间寄生电容的目的。

此外，阶梯型阶梯型外侧墙通过多次(两次及以上)依次制造阶梯型外侧墙和EpiSD形成，对现有工艺流程改动较小，本身工艺简单成本低廉，且同时适用于前栅和后栅工艺。

为实现上述目的，本发明的技术方案如下：

一种制造鳍式金属氧化物半导体场效应晶体管的方法，其包括如下步骤：

步骤S1：提供一衬底，在所述衬底上形成浅沟槽隔离、鳍结构、栅结构和内偏移侧墙；

步骤S2：在所述内偏移侧墙两侧的所述鳍结构上形成第一层外延源漏区域；

步骤S3：在所述第一层外延源漏区域上方、所述内偏移侧墙两侧形成第一层外侧墙；

步骤S4：在所述第一层外侧墙两侧的第一层外延源漏区域上继续形成第二层外延源漏区域；在所述第二层外延源漏区域上方的第一层外侧墙两侧继续形成第二层外侧墙，其中，所需的抬高源漏区域总厚度为所述第一层外延源漏区域和第二层外延源漏区域厚度之和，外侧墙总厚度为所述第一层外侧墙和第二层外侧墙厚度之和。

优选地，所述方法还包括步骤S5：判断所需的抬高源漏区域总厚度和外侧墙总厚度是否满足要求，如果没有，在步骤S4的基础上，重复执行步骤S3和步骤S4，直至得到所需的所述抬高源漏区域总厚度及外侧墙总厚度。

优选地，所述第一外延源漏区域和第二层外延源漏区域总厚度是15纳米至60纳米。

优选地，所述第一层外延源漏区域的厚度小于所需外延源漏区域的总厚度，所述第一层外延源漏区域的厚度为4纳米至20纳米之间。

优选地，所述第一层外延源漏区域的厚度为所述外延源漏区域总厚度的一半。

优选地，所述第一外延源漏区域和第二层外延源漏区域材料是经离子注入硼、氟化硼、磷或砷后的硅。

优选地，所述离子注入浓度为1e13ions/cm²至1e17ions/cm²之间，注入能量为0.5keV至15keV之间。

优选地，在步骤S3或步骤S4中，所述第一层外侧墙或第二层外侧墙是通过均厚淀积电介质材料，并采用反应离子蚀刻电介质材料形成。

优选地，所述第一层外侧墙厚度和第二层外侧墙厚度均是4纳米至15纳米。

优选地，所述第一层外侧墙材料和第二层外侧墙材料是二氧化硅、氮化硅和氮氧化硅之一或其不同组合。

从上述技术方案可以看出，本发明通过在常规器件的栅结构和内偏移侧墙两侧以多道重复工艺方式，分步形成抬高源漏区域和外侧墙，以形成具有阶梯形侧墙结构的低寄生电容全耗尽型绝缘层上硅金属氧化物半导体场效应晶体管，可以平衡源漏扩展区(SDE)电阻和寄生电容的取舍，即在保证源漏扩展区杂质分布不改变的同时，可减少EpiSD和栅极间的寄生电容。

本发明相比现有技术具有流程简单、成本低廉等优点，并可适用于具有不用晶向的衬底。经TCAD仿真验证，本发明可以减少13至25％的源漏寄生电容，反相器延迟时间减少20％。

附图说明

图1为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法流程示意图

图2为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S1后的产品剖面示意图

图3为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S2后的产品剖面示意图

图4为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S3后的产品剖面示意图

图5为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S4后的产品剖面示意图

图6是本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管在垂直于半导体衬底深度方向的剖面图，其较清楚地展示了阶梯形的侧墙和源漏结构

图7是本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管在Fin延伸方向的剖面图，其较清楚地展示了阶梯形的侧墙和源漏结构

具体实施方式

下面结合附图1-7对本发明的具体实施方式进行详细的说明。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当做说明之用，而非用以限制本发明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参阅图1，图1为根据本发明一较佳实施例的一种金属氧化物半导体场效应晶体管的制造方法的工艺步骤示意图。如图1所示，本发明的一种金属氧化物半导体场效应晶体管的制造方法，包括以下步骤：

步骤S1：提供一硅衬底，在所述衬底上形成浅沟槽隔离(STI)、鳍结构(Fin)、栅结构和内偏移侧墙。

具体地，请参阅图2，图2为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S1后的产品剖面示意图。在该步骤中，可通过常规CMOS工艺，在半导体衬底1上形成浅沟槽隔离(STI)、鳍结构2、栅结构3和内偏移侧墙4。

其中，半导体衬底1可以是任何半导体材料，例如包括但不限于单晶硅、多晶硅、锗化硅、锗或III-V半导体。浅沟槽隔离结构可以是任何绝缘体材料，例如，包括但不限于二氧化硅等介质。栅结构3可由电介质层31和位于其上的非绝缘体32构成；电介质层31可以是任何电介质材料，例如包括但不限于二氧化硅、氮化硅或高介电常数材料如二氧化铪等，也可以由几种不同电介质材料堆叠而成，总厚度可为10埃至40埃；电介质层31上的非绝缘体32可以是任何半导体材料或导体材料，例如包括但不限于重掺杂多晶硅或金属等，或是由几种半导体和导体材料堆积而成。内偏移侧墙4可以是任何电介质材料，例如包括但不限于二氧化硅或氮化硅等，厚度可为4纳米至30纳米。

步骤S2：在内偏移侧墙两侧的所述鳍结构上形成第一层外延源漏区域。

具体地，请参阅图3，图3为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S2后的产品剖面示意图。在该步骤中，可以通过选择性外延生长工艺，围绕着鱼鳍型半导体衬底1上生长并形成第一层外延高源漏区域。

需要说明的是，在保证源漏外延电阻不显著增加的前提下，第一层外延源漏区域的厚度应尽可能小，以最大限度地减小外延源漏区域与栅结构3中栅极的寄生电容。

在本发明的实施例中，可通过原位掺杂方式，向第一层外延源漏区域引入杂质离子，这时，第一层外延源漏区域应保证一定的厚度，使其能为鱼鳍型半导体衬底1提供足够数量的杂质离子；也可以通过注入方式引入杂质离子，则第一层外延源漏区域同样应具有一定的厚度，以便为注入提供空间。例如，第一层外延源漏区域的厚度可以是4纳米至20纳米，但是应小于所需外延源漏区域的总厚度，较佳地，其厚度可以是外延源漏区域总厚度的一半左右。

步骤S3：在第一层外延源漏区域上方和内偏移侧墙两侧形成第一层外侧墙。具体地，请参阅图4，图4为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S3后的产品剖面示意图。在该步骤中，较佳地，可采用在器件表面均厚淀积电介质材料方式，形成覆盖栅结构3、内偏移侧墙4和第一层外延源漏区域表面的一层电介质；接着，可通过反应离子刻蚀(RIE)工艺，去除位于栅结构3正上方的电介质层和第一层外延源漏区域正上方一定区域的电介质层，同时，在栅结,3的两侧、紧邻内偏移侧墙4形成第一层外侧墙。

步骤S4：在第一层外侧墙两侧的第一层外延源漏区域上继续形成第二层外延源漏区域；在第二层外延源漏区域上方的第一层外侧墙两侧继续形成第二层外侧墙，其中，所需的抬高源漏区域总厚度为第一层外延源漏区域和第二层外延源漏区域厚度之和，外侧墙总厚度为第一层外侧墙和第二层外侧墙厚度之和。

具体地，请参阅图5，图5为根据本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管的制造方法完成步骤S4后的产品剖面示意图。在该步骤中，可以同样通过选择性外延生长工艺，在第一层外延源漏区域上生长并形成第二层外延源漏区域。

请参阅图6和图7，图6是本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管在垂直于半导体衬底深度方向的剖面图，其较清楚地展示了阶梯形的侧墙和源漏结构；图7是本发明一较佳实施例中的一种金属氧化物半导体场效应晶体管在Fin延伸方向的剖面图，其较清楚地展示了阶梯形的侧墙和源漏结构。

第二层外延源漏区域的厚度可以是5-20纳米。需要说明的是，可利用第二层外延源漏区域的厚度和第一层外延源漏区域的厚度叠加，构成所需抬高源漏区域的总厚度。

同样地，可通过原位掺杂方式，向第二层外延源漏区域引入杂质离子；也可以通过注入方式引入杂质离子。较佳地，总的抬高源漏区域厚度应保证一定的掺杂浓度以尽可能减少源漏区域的电阻。

作为可选的实施方式，第一层外延源漏区域和第二层外延源漏区域材料可以是经碳或锗掺杂的硅材料，或者是经硼、磷或砷原位掺杂的硅材料。

当采用离子注入时，所述第一层外延源漏区域和第二层外延源漏区域材料可以是经离子注入硼、氟化硼、磷或砷后的硅。并且，优选地，离子注入浓度可为1e13ions/cm2至1e17ions/cm2，注入能量为0.5keV至15keV。

作为可选的实施方式，第一层外侧墙材料和第二层外侧墙材料(即电介质材料)可以是二氧化硅、氮化硅或氮氧化硅之一或其不同组合。进一步地，第一层外侧墙厚度和第二层外侧墙厚度均在4纳米至15纳米之间。

较佳地，当形成第二层外延源漏区域以及第二层外侧墙后，还包括步骤S5：判断所需的抬高源漏区域总厚度和外侧墙总厚度是否满足要求，如果没有，在步骤S4的基础上，重复执行步骤S3和步骤S4，直至得到所需的抬高源漏区域总厚度及外侧墙总厚度。

也就是说，抬高源漏区域以及外侧墙的总厚度尚未达到所需的设计总厚度时，也可以重复执行上述的步骤S3和步骤S4，以继续形成第三抬高源漏区域以及第三外侧墙，并由此类推，直至得到所需的抬高源漏区域及外侧墙总厚度，从而通过多次按顺序制造外侧墙和外延生长抬高源漏区域，形成具有阶梯形的侧墙结构。

需要说明的是，虽然可以通过多次(两次及以上)按顺序制造栅极外侧墙和外延生长抬高源漏区域，以形成阶梯形侧墙，但实际生产中出于成本考虑，往往通过重复两次外延生长抬高源漏区域过程，可以以较低成本显著减小寄生电容。经TCAD仿真验证，本发明可以减少10％至20％的源漏寄生电容，反相器延迟时间可减少17％。

综上所述，本发明通过在常规鳍式半导体器件的栅结构和内偏移侧墙两侧以多道重复工艺方式，分步形成外延源漏区域和外侧墙，以形成具有阶梯形侧墙结构的低寄生电容全耗尽型绝缘层上硅金属氧化物半导体场效应晶体管，可以平衡源漏扩展区(SDE)电阻和寄生电容的取舍，即在保证源漏扩展区杂质分布不改变的同时，可减少RSD和栅极间的寄生电容。

本发明相比现有技术具有流程简单、成本低廉等优点，并可适用于具有不用晶向的衬底。

以上的仅为本发明的实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。