用于制造用于碳化硅功率半导体器件的边缘终端的方法与流程

描述。本发明涉及功率电子器件的领域，且更特别地涉及用于制造用于碳化硅功率半导体器件的边缘终端结构的方法，涉及用来制造具有这样的边缘终端结构的碳化硅功率半导体器件的方法，且涉及碳化硅功率半导体器件本身。
背景技术：
：常规的碳化硅（sic）肖特基二极管包含n-型sic衬底，在n-型sic衬底上，n-掺杂漂移层被外延地生长。该漂移层通过肖特基接触部来接触。环绕肖特基接触部，可以布置p掺杂结终端扩展（jte）层，以便降低肖特基接触部的边缘上的电场峰，并且，平滑地降低朝向二极管的边缘的电场。除了jte层之外，同中心的浮置p掺杂保护环还可以围绕jte层，以避免终端区域中的肖特基二极管的表面上的高场峰。在wo2009/108268a1中，描述了现有技术的碳化硅肖特基二极管，其具有边缘终端结构，该边缘终端结构具有多个间隔开的同中心的浮置保护环，其被p掺杂。保护环中的每个都包含重掺杂部分和轻掺杂部分。这样的二极管需要多离子注入，以用于形成更高掺杂部分和更低掺杂部分。必须应用不同的掩模，且通常使用不同的离子来创建不同的掺杂浓度，且优选地还创建不同的扩散深度。这使得制造昂贵。同时，它提高对光刻处理步骤的对准精度和再现性的需求，和/或它降低成品率。由于生产中的重掺杂p-区域和轻掺杂p-区域的未对准，阻断电压的增强可能不如通过器件模拟而预测的那般高。2013年材料科学论坛的第740-742卷第661-664页的“radiationdefectsproducedin4h-sicepilayersbyalpha-particleirradiation”涉及用于通过以550kev的质子的单次照射而创建的二极管的n-掺杂4h-sic外延层中更低掺杂层的创建的现有技术的方法。us2014/374774a1描述了用于在（n-）掺杂漂移层与（n+）掺杂层之间创建（n--）低掺杂层的方法。通过外延生长而创建所有的层。掺杂还原层与采取p保护环形式的p掺杂终端层重叠，即，掺杂还原层比保护环浅。技术实现要素：本发明的目的是要提供用于制造用于功率碳化硅半导体器件的边缘终端的方法，其易于制造且高效地防止或至少降低终端区域中的任何电场峰，从而改进器件的击穿性质。通过根据权利要求1的用于制造用于功率碳化硅半导体器件的边缘终端的方法、根据权利要求12的用于制造包含这样的边缘终端结构的碳化硅功率半导体器件的方法以及根据权利要求13的包含这样的边缘终端结构的碳化硅功率半导体器件而实现该目的。由于（n-）掺杂还原层中的漂移层的掺杂浓度的降低，能够在边缘区域中降低电场峰，且因此，还可以使朝向器件边缘的电场分布平滑。由于掺杂还原层中的低掺杂浓度，高电场未扩展至终端（边缘）区域中的器件的表面。通过这样的掺杂还原层，可以增大器件的击穿电压，且降低起因于结终端处的碰撞电离的反向电流。更低的泄漏电流又使器件能够以增强的阻断稳定性操作。能够与用于降低边缘区域中的电场的已知的终端部件（例如，p掺杂保护环、结终端扩展部或浮置金属环（也被称为场板），不排除其他已知的部件）组合而实现掺杂还原层。用来补偿由引入的辐射点缺陷而导致的漂移层的原始浓度，从而创建掺杂还原层的轻离子（氦或氢（质子））的注入可能局限于边缘区域。这导致某器件，其中终端区域与有效体区域相比具有更高的击穿电压，使得在本发明的器件中，可以增强器件阻断稳定性。在使器件偏压成高于击穿电压的情况下，体中的更低的击穿电压如边缘终端的保护那样起作用，这防止结终端表面钝化部（从可靠性的观点来看，器件的最灵敏部分）的磨损且提高可靠性。在其他示范性的实施例中，氦或氢（质子）作为第一离子而应用，以补偿漂移层的原始掺杂浓度。这样的轻离子能够以相同的注入能量来引入至与更重的离子相比更高的深度中。两种离子都具有如下的优点：使两种离子在小于1μm的小的深度范围中在碳化硅中停止，使得可以创建（在深度方向上）局部地受限的层。由此，有可能特别地保护最高电场的地方。此外，在商业加速器处可获得针对诸如氦和氢的轻离子和低剂量的离子注入机，并且，可以选择更低的注入能量，以将离子注入至预期的深度中。取决于应用，具有不同的能量的单个或多个离子峰能够进一步增强击穿电压，而不增大泄漏电流。在附属权利要求中，公开了本发明的主题的另外的优选的实施例。附图发明将参考附图而在下面的文本中更详细地解释本发明的主题，其中：图1至图8以及图16示出关于本发明的sic结势垒肖特基二极管或合并式pin肖特基二极管的横截面图。图9至图15示出关于本发明的sic肖特基二极管的横截面图。在图1至图4以及图9至图11和图16中，掺杂还原层局限于边缘区域，即，未将这样的层布置于中心（有效）区域中，然而，在图5至图8以及图12至图15中，掺杂还原层是遍及有效区域和边缘区域而延伸的连续层。图1、图5、图9、图12以及图16示出边缘区域中的浮置金属环。图2、图6、图10以及图13示出在边缘区域中具有p掺杂保护环的本发明的器件。图3、图7、图11以及图14示出具有作为p掺杂终端层的结终端扩展部的本发明的器件，然而，图4、图8以及图15示出在嵌入结终端扩展部中的情况下p掺杂保护环的组合。图16进一步示出包含五个掺杂还原区域的掺杂还原层。图17至图20示出用于制造本发明的碳化硅功率半导体器件的方法的步骤。图21示出具有以三种不同的注入能量制成的浅掺杂还原层的本发明的肖特基二极管。图22示出具有以五种不同的注入能量制成的浅掺杂还原层的本发明的肖特基二极管。图23示出具有以三种不同的注入能量制成的深掺杂还原层的本发明的jbs二极管。在参考符号的列表中，总结图中所使用的参考符号及其含义。通常，对相似部分或相似起作用的部分赋予相同的参考符号。所描述的实施例意味着作为示例，而不应当限定本发明。具体实施方式图1至图8以及图16示出本发明的碳化硅功率半导体器件，其采取结势垒肖特基（jbs）二极管或合并式pin肖特基（mps）二极管的形式，其具有第一主侧14和与第一主侧14相反的第二主侧16之间的中心区域10和边缘区域12（终端区域）。n掺杂碳化硅衬底层1布置于第二主侧16上。n-掺杂碳化硅漂移层2布置于第一主侧14上，与n掺杂sic衬底1相比，n-掺杂碳化硅漂移层2更低地掺杂。在边缘区域10中，布置（n--）掺杂式掺杂还原层4，掺杂还原层4与漂移层2相比具有更低的掺杂浓度，其中，掺杂还原层4布置于层深度范围44中，层深度范围44处于第一主侧14下方的掺杂浓度最小值40一直到最大掺杂还原层深度42之间。该最大深度42低于功率半导体器件的厚度。掺杂还原层4的掺杂浓度最小值40定位于功率半导体器件的表面（第一主侧14）的下方。掺杂还原层深度范围44小于10μm或小于5μm。掺杂还原区域深度范围44是最小掺杂浓度与最大掺杂还原层深度40、42之间的偏差。在第一主侧14上的中心区域10中，jbs二极管（图1至图8以及图16）包含p掺杂阳极层7（或多个这样的阳极层7）。在中心区域10中，阳极层7与金属电极50接触，金属电极50是jbs二极管的阳极电极。在阴极侧（第二主侧16）上，n掺杂衬底1起到阴极层的作用，该阴极层与中心区域10中的金属电极52接触，所述金属电极52是jbs二极管的阴极电极。金属电极52形成到碳化硅层（即，到n掺杂阴极层（衬底1））的欧姆接触部。如果p掺杂阳极层由多个p阳极层形成，则金属电极50形成到碳化硅p掺杂阳极层7的欧姆接触和到碳化硅层2的肖特基接触部。在图1至图4、图9至图11以及图16中，掺杂还原层4是遍及与第一主侧14平行的平面而延伸的边缘区域12中的连续层，然而，在这些实施例中，未在中心区域10中布置掺杂还原层。在图1、图5、图9、图12以及图16中，边缘区域12被浮置金属环6覆盖，浮置金属环6是包围彼此且包围中心区域10的封闭环。这些浮置金属环6是浮置的（非电接触的），且因此降低朝向器件边缘的电场。图2、图3、图6、图7、图8、图10、图11、图13至图15示出本发明的器件，其中，至少一个p掺杂终端层3布置于第一主侧14上的边缘区域10中。在图2、图6、图10以及图13中，至少一个终端层3形成为至少一个浮置（非电接触）层，其还可以被称为保护环38。每个保护环38是环绕中心区域10的自封闭层（环）。这样的保护环38中的一个或更多个（例如，至少两个或至少五个或至少十个保护环38）可以围绕中心区域10布置，其中，保护环38彼此环绕，并且，通过漂移层2而间隔开。示范性地，至少两个或至少五个或至少十个p掺杂终端层3可以形成为保护环38。取决于器件的电压等级，可以将多于二十个这样的保护环38布置于边缘区域12中。保护环38可以被钝化部39（示范性地，半绝缘）覆盖。在图3、图7、图11以及图14中，示出本发明的器件，其中，至少一个p掺杂终端层3设计为结终端扩展部（jte）36，对于具有中心区域10（电有效区域）中的p型阳极层7的本发明的器件，结终端扩展部（jte）36是与这样的阳极层7相比更低地掺杂的p掺杂层。“更低地掺杂”应当指的是最大掺杂浓度，其比所比较的层的最大掺杂浓度更低。jte层36和中心区域10中的p掺杂阳极层7可以彼此连接。jte36可以包含可以彼此连接的多个低p-掺杂层（在图3中，示出两个这样的层，其中，外层具有更低的深度，且示范性地，与指向中心区域10的层相比还具有更低的掺杂浓度）。可以对这些层进行掺杂，使得在中心区域10的方向上，jte层36与布置得更远离中心区域10的这样的jte相比更高地掺杂。因此，jte36的掺杂浓度（即，深度方向上的最大掺杂浓度）可以朝向器件边缘减小。另外，这样的jte36的深度还可以朝向器件边缘相继地降低。图4、图8以及图15示出本发明的器件的另一实施例，其中，至少一个p掺杂保护环38和p-掺杂（即，更低掺杂）jte36一起布置于器件中。jte36和一个或更多个保护环38可以重叠，例如，一个或更多个保护环38可以嵌入jte36中，使得保护环38通过jte36而与漂移层2分离。因此，与至少一个jte36相比，保护环38具有更浅的最大深度。在这些图中，存在布置于边缘区域12中的一个jte36，但也有可能如在图3、图7、图11以及图14中的多个这样的jte36与保护环38重叠。在图1至图4、图9至图11以及图16中，掺杂还原层4限于边缘区域12中的区域。备选地，也有可能具有遍及与第一主侧14平行的平面而在中心区域10和边缘区域12中延伸的掺杂还原层4。对于这些器件，在边缘区域12中以及在中心区域10中，增大击穿电压。在边缘区域中，可以使用用于降低朝向器件边缘的电场的为本领域中的专家所众所周知的任何部件或部件的组合。示范性地，漂移层2具有恒定地低掺杂浓度。其中，漂移层2的基本上恒定的掺杂浓度意味着掺杂浓度遍及整个漂移层2是基本上均匀的，然而，不排除由于例如外延生长过程或特意局部地修改的掺杂浓度的波动而导致也许有可能存在掺杂浓度在漂移层中大约一到五倍的波动，其中，典型的示例是用来改进切换行为的位于重掺杂n衬底层1与低掺杂n外延（漂移）层2之间的薄缓冲层。掺杂还原层4具有比漂移层2的掺杂浓度更低的掺杂浓度。掺杂还原层4中的掺杂浓度可能处于漂移层2的掺杂浓度的25至75%之间或处于40至75%之间。对于肖特基二极管，掺杂还原层4定位于阳极表面的下方至少0.5μm处，并且能够一直延伸到小于n漂移层厚度的一半。对于jbs二极管和mps二极管，掺杂还原层4定位于由阳极p层7和n漂移层2形成的p-n结的下方。对于注入sic的p阳极层7，它暗示着阳极表面的下方的多于1μm的示范性的距离。掺杂还原层4的示范性的放置通过以反向阻挡的最高效的电场降低而赋予，并且能够通过器件模拟而查明，这表明它相对于n漂移层2的厚度必须是浅的（从阳极表面测量）。针对肖特基二极管和jbs（mps）二极管以及下面的表格中的各种电压等级两者而对此进行总结。击穿电压（kv）漂移层2的示范性的掺杂浓度（cm-3）漂移层2的厚度（μm）导致击穿电压的增大的掺杂还原层深度范围44（μm）（即，掺杂浓度最小值40的深度至最大深度42）1.25.1015132/71.74.1015202/123.33.1015302/17107.10141002/40表格示出肖特基二极管和jbs二极管的示范性的设计参数。n漂移层2与结终端处的p-型jte层36或p阳极层7或p保护环38之间的p-n结的深度被认为是低于1μm。对于该p-n结的更深的放置，必须相应地增大掺杂还原层4的掺杂浓度最小值40。如果单个氢或氦注入能量用于掺杂还原，则考虑到在大约0.5μm（2/3±1μm，其为漂移层厚度±1μm的大约1/3）的掺杂还原层深度范围44，最佳的离子范围出现于上面的表格中的最大掺杂还原层深度42的大约2/3处。如果使用多个氢或氦注入能量，则可以更集中地利用来自表格的距离40与距离42之间的范围以用于掺杂还原，由此，达到击穿电压的更高的改进。对于使用p型保护环38或jte36的jbs二极管和mps二极管和/或结终端3，掺杂还原层4有利地布置于阳极层7或jte36或保护环38的下方。而且对于肖特基二极管，掺杂还原层的放置有利地位于p型结终端3（参见图10、图11）的下方，且不位于阳极表面处，以便避免肖特基接触部处的点缺陷的高浓度，其可能增强势垒高度的不均匀性。与现有技术us5914499相反，在必须使用多个能量来通过极高的剂量注入原始sic半导体材料以便成为结终端的整个体积中的绝缘体的情况下，在周围的n-漂移层的掺杂浓度的25-75%的范围中，选择本发明中的掺杂还原。结果，注入的成本显著地下降，并且，整个过程变得在经济上可行。应当从第一主侧14测量层深度。掺杂还原层4的最小深度40应当是掺杂还原层4的最浅的掺杂浓度最小值的深度，（如果该层包含多个掺杂还原区域，即，重叠区域，其中所有的区域都具有局部掺杂浓度最小值）该深度是该层的最低的掺杂浓度最小值。层的最大深度42应当是存在该层的自第一主侧14起的这样的深度，即，掺杂浓度再次达到漂移层2的原始掺杂浓度的深度。层深度范围应当是最大深度和掺杂浓度最小值的偏差，即，它是层的厚度。因此，掺杂浓度层4具有与漂移层2（即，n型）相同的传导类型，并且，它由其与漂移层2相比更低的掺杂浓度限定。在图16中，示出图1的细节。掺杂还原层4包含多个掺杂还原区域46（在图16中，存在由虚线指示的所示出的五个这样的区域46），多个掺杂还原区域46中的每个都具有掺杂还原区域460的掺杂浓度最小值的深度、最大掺杂还原区域深度462和掺杂还原区域深度范围464，其是最大掺杂还原区域深度462与掺杂浓度最小值460的深度之间的偏差。每个掺杂还原区域深度范围464小于1μm或小于0.6μm或处于0.2至0.5μm之间。在图16中，掺杂还原区域46彼此重叠或至少彼此触碰。通过具有这样的触碰或重叠的掺杂还原区域46，从而创建连续的掺杂还原层4，该掺杂还原层4具有比以用于第一离子的应用的所应用的能量可达到的层更大的厚度。对于包含终端层3的本发明的器件，掺杂还原层4可以具有掺杂还原层40的最小掺杂浓度的深度，该深度比最大终端层深度32更大，使得掺杂还原层4完全地嵌入漂移层2中（即，被漂移层2环绕）。备选地，掺杂还原层4的掺杂浓度最小值40的深度可以比p掺杂终端层3的最大深度32更浅，即，掺杂还原层4和终端层可以彼此触碰。掺杂还原层4可以具有最大深度，该最大深度比p掺杂终端层3的深度更深。在示范性的实施例中，对于包含终端层3的器件，掺杂还原层4定位于p-n结的下方（即，掺杂还原层4嵌入漂移层2中），例如，结的下方若干μm处，示范性地，根据表格1从1.7kv器件处的表面起4至6μm之间。掺杂还原层4使最初三角形的电场分布平坦，并且，将该场减小至低于临界场值，以用于提高的碰撞产生率，因此降低电场，且随后，改进击穿电压。在图17至图20中，示出用于制造用于碳化硅功率半导体器件的边缘终端的方法。该器件具有第一主侧14和与第一主侧14相反的第二主侧16之间的中心区域10和边缘区域12。在如在图17中所示出的制造方法的步骤a）中，提供n掺杂碳化硅衬底1，n掺杂碳化硅衬底1具有彼此相反的两侧，其中，一侧为第二主侧16。在步骤b）中，在与衬底的第二主侧16相反的侧上，n-掺杂漂移层2被外延地生长（图18）。与衬底1相比，漂移层2具有更低的掺杂浓度。漂移层2的与衬底1相反的侧形成第一主侧14。示范性地，漂移层2具有恒定的低掺杂浓度。任选地，能够存在布置于衬底1与n-掺杂漂移层2之间的n掺杂缓冲层，示范性地，所述缓冲层被外延地生长。缓冲层具有比漂移层2更高且比衬底1更低的掺杂浓度。对于包含第一主侧14上的p掺杂层（即，阳极层7或终端层3）的器件，根据设计需要，p阳极层7可以与结终端3的p层一起形成。任选地，p阳极层7能够与结终端层3的p层分离地形成，以便利用不同的p型离子和注入能量的优点，以用于器件性能。该形成意味着注入步骤和高温退火步骤（例如，在1600℃下）两者。在步骤c）中，阳极侧14处的任何p型层3、7都形成于掺杂还原层4的处理之前，即，步骤d）之前。这是因为，与本发明的掺杂还原层4相反，p型层3、7要求高温退火，示范性地，p型层3、7在高于320℃的温度下退火，并且一直到大约1200℃是温度稳定的。在p掺杂层3、7的任选的创建之后的步骤d）中，在第一主侧14上，形成掺杂还原层4，掺杂还原层4具有层深度范围44，层深度范围44处于第一主侧14的下方的掺杂还原层4的掺杂浓度最小值40的深度（即，最浅的掺杂浓度最小值）一直到最大掺杂还原层深度42之间。掺杂还原层4包含至少一个掺杂还原区域46，其中，对于每个掺杂还原区域46的创建，以注入能量将第一离子注入在第一主侧14上的至少边缘区域12（参见图16，图16示出由虚线指示的多个，即，五个掺杂还原区域46）中。图19示出整个第一主侧14之上的注入（由箭头指示），使得遍及与第一主侧14平行的整个平面而形成掺杂还原层4。将第一离子注入在掺杂还原区域深度范围464中，掺杂还原区域深度范围464处于第一主侧14下方的掺杂浓度最小值460的深度一直到最大掺杂还原区域深度462之间。示范性地，所有的最小掺杂还原区域深度460中的最浅的部分与掺杂还原层4的绝对掺杂浓度最小值40相对应，然而，最深的最大掺杂还原区域深度462与最大掺杂还原层深度42相对应。选择第一离子和至少一种注入能量，使得掺杂还原层深度范围44小于10μm。对于一种注入能量，取决于所选择的能量，深度范围44为0.5-0.7μm。在增大能量的情况下，深度范围扩大，同时掺杂还原减小（在增大能量的情况下缺陷峰变宽）。对于如图16中所示出的五种注入能量，根据所选择的能量，深度范围44在2-5μm的范围中。能够根据在阻挡能力和n-漂移层厚度中的所要求的改进而使利用多于五种注入能量的各种注入方案优化。取决于器件的设计，可以期望以掩模5覆盖第一主侧14上的中心区域（图20），以便避免在步骤d）中，将第一离子注入至中心区域中。然后，仅将第一离子应用于边缘区域12中。作为掩模5，可以应用金属接触部/电极50，在所完成的器件中，金属接触部/电极50可以作为主电极而起作用。在将第一离子注入之前，可以将掩模5应用于第一主侧14上，掩模5覆盖中心区域10，且因此，防止第一离子注入在中心区域10中。起到器件的主电极的作用的金属电极50还可以用作掩模。对于包含浮置金属环6的器件，还可以在第一离子的注入之前，应用浮置金属环6，使得浮置金属环6也充当掩模。取决于浮置金属环的厚度，可能未使第一离子完全地停止于浮置金属环6中，使得这能够导致注入能量的变化，且因此，将第一离子注入在比未以浮置金属环覆盖的区中更低的深度中（图9）。由此，创建掺杂还原层图案，该图案具有未被浮置金属环6覆盖的区的下方的更深的平放（lying）部分和被浮置金属环6覆盖的区的下方的更浅的平放部分。因此，该图案具有与浮置金属环6相同的封闭环结构。备选地，未应用掩模，并且，将第一离子应用于第一主侧14上的整个表面之上，导致连续掺杂还原层4，连续掺杂还原层4遍布于器件的整个平面（与第一主侧14平行）。在这种情况下，稍后，可以将金属电极50应用于第一主侧14上的中心区域10上。可以在任何适当的制造步骤将另一金属电极52例如与金属电极50一起应用于第二主侧16上，但也有可能单独创建金属电极50、52。示范性地，以至少一种注入能量将氢或氦或另一轻离子作为第一离子而应用于第一主侧14上。在步骤b）之后，将离子一直注入至最大深度462，最大深度462低于半制造功率半导体器件的厚度。术语“半制造器件”应当指的是在步骤b）之后的制造成衬底1和漂移层2的组合的厚度的步骤的未完成的半导体器件。通过离子注入和随后的退火而在碳化硅材料中创建z1/z2中心，所述z1/z2中心是双重受主水平的碳空位。然后，在步骤e）中，使掺杂还原层4退火，使得使z1/z2中心热稳定。可以在高于320℃或高于350℃的温度下，执行退火。通过这些步骤d）和步骤e）而在掺杂还原层4中，降低漂移层2的掺杂浓度。取决于注入剂量，且因此取决于z1/z2中心的数量，可以将漂移层2中（即，掺杂还原层4中）的掺杂浓度降低至示范性地处于漂移层2的掺杂浓度的25至75%之间或处于40至75%之间的值。这样的z1/z2中心是在任何种类的碳化硅中创建的碳空位。示范性地，碳化硅是如无定形的碳化硅那样的多型体或多晶型类型。由于可以通过1200℃及更高的温度下的退火而去除z1/z2中心，因而如果金属烧结温度表现为低于1200℃，则可以在质子或氦注入（即，步骤d））之后，执行用于金属电极50和/或52的创建的金属化。在示范性的实施例中，在步骤d）中，通过以不同的注入能量注入第一离子，从而可以形成多个掺杂还原区域46，多个掺杂还原区域46中的每个都具有不同的最小还原区域深度460和最大还原区域深度462。示范性地，可以应用至少两种或三种至十种或三种至六种不同的注入能量。通过应用不同的注入能量，从而将第一离子注入至不同的深度中。每个掺杂还原区域46可以具有小于1μm或小于0.6μm或处于0.2至0.5μm之间的掺杂还原区域深度范围，即，厚度。可以创建彼此重叠或至少彼此触碰的掺杂还原区域46，使得掺杂还原区域46形成连续掺杂还原层4。由此，掺杂还原层4的深度范围可以形成为比对于以一种注入能量制成的层可达到的深度范围更大。对于作为氢的离子，可以针对包含p掺杂层3、7的器件而以处于150至1000kev或300至800kev之间的注入能量注入该离子。可以示范性地在5*109cm-2至1*1014cm-2或1*1010cm-2至1*1013cm-2之间选择氢的注入剂量。如果进行多于一次注入，则每次注入都可以具有个别的剂量和能量。对于在第一主侧14上不具有p掺杂层3、7的器件，可以应用示范性地处于100至1000kev之间或处于150至500kev之间的较低的注入能量和处于2*109cm-2至1*1014cm-2或5*109cm-2至1*1013cm-2之间的注入剂量。图21和图22示范性地示出针对在第一主侧14上不具有p层的肖特基二极管的以三种不同的氢能量和五种不同的氢能量注入氢之后的掺杂分布。在图21中，对于三次注入，能量从100kev变化到190kev（图21），并且，在图22中，对于五次不同的注入，能量在120与300kev之间变化。在第一情况下，质子注入至1.7μm的最大深度42中，然而，在第二情况下，质子注入至大约3.3μm的最大深度42中。在图21中，掺杂还原层40的掺杂浓度最小值的深度（即，第一局部掺杂浓度最小值）定位于大约0.8μm的深度中，然而，在图22中，掺杂还原层40的掺杂浓度最小值的深度布置于大约1.0μm的深度中。图23示范性地示出针对具有p掺杂层（例如，在第一主侧14上的保护环38或jte36或p阳极层7，该图示意地示出更深的这样的p掺杂层3、7）的例如jbs二极管的器件的由三次注入构成的掺杂还原层4的掺杂分布。掺杂还原层4布置于处于4至8μm之间的深度范围中。在图23中，掺杂还原层40的掺杂浓度最小值的深度在4.8μm处。对于作为氦的离子和包含p掺杂层3和/或p掺杂层7的器件，可以应用处于500至2500kev或300至1500kev之间的注入能量。可以示范性地应用处于3*109cm-2至1*1013cm-2或5*109cm-2至1*1012cm-2之间的注入剂量。对于在第一主侧14上不具有p掺杂层3、7的器件，可以应用示范性地处于300至2500kev之间或处于200至1500kev之间的更低的注入能量。可以在边缘区域12中应用不同的边缘终端，以用于降低/停止朝向器件边缘的电场。示范性地，可以在第一主侧14上应用浮置金属环6，以便降低边缘区域12中的电场。这样的环为浮置的，并且，可以应用彼此环绕的一个或更多个环。可以在步骤d）之前或在步骤d）之后应用浮置金属环6。如果在步骤d）之前应用，则可以创建如图9中所示出的图案。通过注入p离子（第二离子），且在第一主侧14上的边缘区域12中一直退火到最大终端层深度32，且使终端层3退火，从而可以在第一主侧14上创建至少一个p终端层3。可以应用覆盖中心区域10的掩模，使得结终端扩展部36和/或保护环38局限于边缘区域12中的区。一个或更多个jte区域36以及一个或更多个保护环38延伸至器件的表面。与p掺杂终端层3（jte区域36和/或保护环38）的创建的同时，或相继地，可以在中心区域10中形成至少一个p掺杂阳极层7。可以形成一个阳极层7，或可以形成多个阳极层7，使得形成多个器件单元。阳极层7可以具有与终端层3相同的最大深度和掺杂浓度，但对于阳极层7和终端层3，也有可能具有不同的掺杂浓度/深度。示范性地，在最深的平放p掺杂层3和7的下方，创建掺杂还原层4。可以应用不同的掩模，并且，可以以各种注入能量和/或注入剂量应用第二离子，使得jte区域36可以包含不同的深度的区域。示范性地，以最高的注入能量和/或最高的注入剂量创建最接近于中心区域10的jte区域，并且，所应用的能量和/或剂量朝向器件边缘相继地变得更低，使得jte区域越接近于中心区域10而具有越大的深度/掺杂浓度，并且，朝向器件边缘减小。对于还包含至少一个阳极层7的器件，jte区域36可以连接至阳极层7，或jte区域36可以通过漂移层2而与阳极层7分离。还可以应用另一掩模，以用于作为终端层3的至少一个p掺杂保护环38的创建。掩模可以具有边缘区域12中的环形开口，使得可以创建如保护环38那样自封闭（closedinthemselves）的p掺杂区域，其中，p掺杂保护环38通过漂移层2而彼此分离。可以创建一个保护环38或至少两个或至少五个或至少十个保护环38，这些保护环38彼此环绕，并且，通过漂移层2而彼此分离。还可以与保护环38一起且重叠地创建一个或更多个jte区域36。在这种情况下，以与一个或更多个保护环38相比更低的注入剂量，但更高的注入能量创建一个或更多个jte区域36，使得创建一个或更多个更低掺杂jte区域36，一个或更多个更高掺杂保护环38嵌入一个或更多个更低掺杂jte区域36中。示范性地，一个或更多个jte区域36比保护环38更宽。示范性地，一个或更多个jte区域延伸至器件边缘。宽度应当在与第一主侧14平行的平面中限定为处于该层的更接近于中心区域10的表面与该层的更接近于器件边缘的表面之间的最短距离。示范性地，jte区域具有处于5与500μm之间的宽度，然而，保护环的宽度处于0.5与20μm之间。对于包含一个或更多个终端层3的器件，可以选择用于创建掺杂还原层4的注入能量，使得最小掺杂还原层深度42比最大终端层深度32更大，即，在终端层3的下方（即，从第一主侧14起，比终端层3更深），创建掺杂还原层4。在另一实施例中，掺杂还原层4的掺杂浓度最小值40可以比p掺杂终端层3的最大深度32更浅。最大离子能量（且因此掺杂还原层4的最大深度42）可以选择为如此高，以致于最大深度42定位于比p掺杂终端层3的最大深度32更深的从第一主侧14起的深度中。这样的本发明的边缘终端结构可以应用于为本领域中的专家所众所周知的不同种类的碳化硅功率半导体器件中，如肖特基二极管或合并式pin肖特基二极管或结势垒肖特基二极管或p-i-n二极管或mosfet或绝缘栅双极型晶体管（igbt）或结型场效应晶体管（jfet），示范性地，可以示范性地设计为bigt（双模式绝缘栅晶体管）的反向传导（rc）igbt。在us8212283b2中，描述了采取双模式绝缘栅晶体管（bigt）的形式的这样的反向传导绝缘栅双极型晶体管（rc-igbt），通过引用而将该文献合并，以用于bigt的定义。参考列表1n掺杂sic衬底10中心区域12边缘区域14第一主侧16第二主侧18器件厚度2n-掺杂漂移层3p掺杂终端层32最大终端层深度36结终端扩展部38保护环39钝化层（半绝缘/绝缘层）4掺杂还原层40掺杂还原层的掺杂浓度最小值的深度42最大掺杂还原层深度44掺杂还原层深度范围46掺杂还原区域460最小掺杂还原区域深度462最大掺杂还原区域深度464掺杂还原区域深度范围5掩模50金属电极52金属电极6浮置金属环7p掺杂阳极层。当前第1页12