元件芯片的制造方法及元件芯片与流程

本发明涉及将具有多个元件区域的基板按照每一元件区域进行分割来制造元件芯片的元件芯片的制造方法及元件芯片。

背景技术：

半导体元件等元件芯片从具有多个元件区域的晶片状的基板分割成单片而制造(例如参照专利文献1)。在该专利文献所示的现有技术中，首先，在形成了电路的晶片的表面粘付在背面研磨胶带上的状态下对晶片的背面进行研磨，进而，通过蚀刻对晶片进行薄化。然后，在相当于元件区域的部分形成抗蚀剂层进行遮盖，通过实施等离子体蚀刻，将晶片分离为单片的半导体元件。

现有技术文献

专利文献

专利文献1：日本特开2002-93752号公报

技术实现要素：

如上述那样，从晶片状的基板切出的单片状的元件芯片除被实施封装而作为器件装置使用外，有时会以wlcsp(waferlevelchipsizepackage、晶片级芯片尺寸封装)等元件芯片的形态直接送至电子部件安装工序。在这种情况下，元件芯片以使电路形成面直接接触接合用的焊糊或银膏等导电性材料的形式安装。

本发明的目的在于提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。

本发明的元件芯片的制造方法，将具备第一面和第一面的相反侧的第二面的基板在分割区域进行分割来制造多个元件芯片，第一面具有用分割区域划分的多个元件区域，元件芯片的制造方法具有以下特征。该元件芯片的制造方法包括：准备工序、以及准备工序之后进行的等离子体处理工序。准备工序，准备基板，基板的第一面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖与元件区域对置的第二面的区域且使与分割区域对置的第二面的区域露出。等离子体处理工序，对被载体支承的基板实施等离子体处理，包括：分割工序、和分割工序之后进行的保护膜形成工序。分割工序中，将第二面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第一面而将基板分割为元件芯片。而且，成为具备第一面、第二面以及连结第一面和第二面的侧面的元件芯片彼此隔开间隔保持在载体上的状态。保护膜形成工序中，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于供给保护膜形成用气体的同时而产生的第二等离子体，从而仅在元件芯片的侧面形成保护膜。

本发明的元件芯片的制造方法，将具备第一面和第一面的相反侧的第二面的基板在分割区域进行分割来制造多个元件芯片，第一面具有用分割区域划分的多个元件区域，元件芯片的制造方法具有以下特征。元件芯片的制造方法包括：准备工序、和准备工序之后进行的等离子体处理工序。准备工序，准备基板，基板的第二面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖元件区域且使分割区域露出。等离子体处理工序，对被载体支承的基板实施等离子体处理，包括：分割工序、和分割工序之后进行的保护膜形成工序。分割工序中，将第一面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第二面而将基板分割为元件芯片。而且，成为具备第一面、第二面以及连结第一面和第二面的侧面的元件芯片彼此隔开间隔保持在载体上的状态。保护膜形成工序中，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于供给保护膜形成用气体的同时而产生的第二等离子体，从而仅在元件芯片的侧面形成保护膜。

本发明的元件芯片具备：具备元件区域的第一面、第一面的相反侧的第二面和连接第一面及第二面的侧面，具有以下特征。即，侧面被保护膜被覆，并且第一面和第二面中的任一个面与侧面所形成的角部呈钝角，经由该角部与侧面连接的任一个面没有被保护膜被覆。

发明效果

根据本发明，能够抑制安装过程中的导电性材料的爬升。

附图说明

图1a是本发明的一实施方式的元件芯片的制造方法中的第一实施例的工序说明图。

图1b是本发明的一实施方式的元件芯片的制造方法中的第一实施例的工序说明图。

图1c是本发明的一实施方式的元件芯片的制造方法中的第一实施例的工序说明图。

图2a是本发明的一实施方式的元件芯片的制造方法中的第一实施例的工序说明图。

图2b是本发明的一实施方式的元件芯片的制造方法中的第一实施例的工序说明图。

图2c是本发明的一实施方式的元件芯片的制造方法中的第一实施例的工序说明图。

图3是本发明的一实施方式的元件芯片的制造方法中使用的等离子体蚀刻装置的结构说明图。

图4a是本发明的一实施方式的元件芯片的制造方法中的第二实施例的工序说明图。

图4b是本发明的一实施方式的元件芯片的制造方法中的第二实施例的工序说明图。

图4c是本发明的一实施方式的元件芯片的制造方法中的第二实施例的工序说明图。

图5a是本发明的一实施方式的元件芯片的制造方法中的第二实施例的工序说明图。

图5b是本发明的一实施方式的元件芯片的制造方法中的第二实施例的工序说明图。

图5c是本发明的一实施方式的元件芯片的制造方法中的第二实施例的工序说明图。

图6a是通过本发明的一实施方式的元件芯片的制造方法中的第一实施例制造的元件芯片的结构说明图。

图6b是通过本发明的一实施方式的元件芯片的制造方法中的第一实施例制造的元件芯片的结构说明图。

图6c是通过本发明的一实施方式的元件芯片的制造方法中的第一实施例制造的元件芯片的结构说明图。

图7a是通过本发明的一实施方式的元件芯片的制造方法中的第二实施例制造的元件芯片的结构说明图。

图7b是通过本发明的一实施方式的元件芯片的制造方法中的第二实施例制造的元件芯片的结构说明图。

图7c是通过本发明的一实施方式的元件芯片的制造方法中的第二实施例制造的元件芯片的结构说明图。

符号说明

1基板

1a第一面

1b第二面

1c分割区域

1d区域

2元件部

2a元件区域

2c、10e暴露部

2c*、10e*切角部

3耐蚀刻层

4载体

10、10a、10b、10c元件芯片

10a第一面

10b第二面

10c侧面

12保护膜

具体实施方式

在对本发明的实施方式进行说明之前，简单地对现有装置中的问题点进行说明。

如上述那样，在将wlcsp等元件芯片直接送至电子部件安装工序的情况下，元件芯片以使电路形成面直接接触在接合用的焊糊或银膏等导电性材料上的方式安装。在该安装过程中，有时会出现在搭载元件芯片时，被按压扩展的导电性材料不仅会浸染至电路形成面的接合部位，还浸染至元件芯片的侧面或背面的、所谓“爬升”的情况。这种导电性材料的爬升会成为相邻的电极间的短路或在元件芯片的侧面形成不需要的电路而招致消耗电流的增大等、各种不良的原因。因此，要求抑制这种安装过程中的导电性材料的爬升。

接下来，参照附图对本发明的实施方式进行说明。

(第一实施例)

首先，参照图1a～图1c及图2a～图2c对本实施方式的元件芯片的制造方法进行说明。此处所示的元件芯片的制造方法为，将具备具有以分割区域划分的多个元件区域的第一面、和该第一面的相反侧的第二面的基板在分割区域进行分割，来形成多个元件芯片。

如图1a所示，基板1为形成具有元件部2的多个元件芯片10(参照图1c)的晶片状的基板。在基板1中，形成元件部2的元件面即第一面1a上设定有以分割区域1c划分的多个元件区域2a。基板1被送至用于制造元件芯片的准备工序，如以下说明的那样，进行掩膜形成和载体4的支承。作为载体4，可以示例由切割架保持的切割胶带、或在保持面4a上具备粘接层的支承基板。

在该准备工序中，如图1b所示，在第二面1b上通过在等离子体切割中具有作为掩膜的功能的抗蚀剂掩模或表面保护膜等形成耐蚀刻层3。即，在第二面1b上，以覆盖与元件区域2a对置的第二面1b的区域且使与分割区域1c对置的第二面1b的区域1d露出的方式，形成耐蚀刻层3。另外，基板1的第一面1a侧支承在载体4的保持面4a上。此外，准备工序中的掩膜形成可以在载体4的支承之前进行，也可以在载体4的支承之后进行。

这样，在进行了准备工序后，为了对支承在载体4上的基板1实施等离子体处理，载体4被送至等离子体处理工序。对于在该等离子体处理工序中使用的等离子体蚀刻装置20的结构，参照图3进行说明。在图3中，作为真空容器的腔体21的内部为用于进行等离子体处理的处理室21a，在处理室21a的底部配置有载置支承作为处理对象的基板1的载体4的载置台22。在腔体21的顶部的上表面配置了作为上部电极的天线23，天线23与第一高频电源部24电连接。处理室21a内的载置台22还具有作为用于等离子体处理的下部电极的功能，载置台22与第二高频电源部25电连接。

在腔体21上经由排气口21c连接了真空排气部27，通过驱动真空排气部27，处理室21a内被真空排气。而且，处理室21a经由气体导入口21b连接等离子体产生用气体供给部26。在本实施方式所示的等离子体蚀刻装置20中，根据等离子体处理的目的，能够选择性地供给多种等离子体产生用气体。在此，作为等离子体产生用气体的种类，可以选择第一气体26a、第二气体26b、第三气体26c及灰化用气体26d。

作为第一气体26a，可以使用sf6等、以硅为对象的蚀刻效果优异的气体。在本实施方式中，第一气体26a用于产生通过等离子体蚀刻对基板1进行分割的第一等离子体p1。作为第二气体26b，使用包含c4f8、c2f6、cf4、c6f6、c6f4h2、chf3、ch2f2等氟化碳的气体。这些气体作为通过等离子体处理形成皮膜的等离子体cvd用的气体使用，在本实施方式中，以在分割基板1的元件芯片10的侧面形成保护膜的目的使用。此外，也可以在第二气体26b中添加氦气或氩气(ar)。即第二气体26b为保护膜形成用气体，本实施方式中的保护膜形成用气体为包含氟化碳的组成。

作为第三气体26c，使用sf6气体、氧气或氩气等物理蚀刻效果优异的气体。在本实施方式中，用于除去上述保护膜中不需要的部分的溅射用途。而且，灰化用气体26d为氧气，在本实施方式中，以除去结束掩膜功能后的耐蚀刻层3等树脂膜的目的使用。

在等离子体蚀刻装置20的等离子体处理中，首先，将处理对象的基板1与载体4一起载置在载置台22上，驱动真空排气部27对处理室21a内进行真空排气。与此同时，将基于等离子体处理的目的的等离子体产生用气体通过等离子体产生用气体供给部26供给到处理室21a内，并维持为规定压力。而且，通过在该状态对天线23由第一高频电源部24供给高频电力，从而产生基于供给到处理室21a内的等离子体产生用气体的种类的等离子体。此时，通过由第二高频电源部25对作为下部电极的载置台22施加偏置电压，从而能够发挥对处理室21a内产生的等离子体发挥促进向载置台22的方向的入射的偏压作用，能够加强向希望的特定方向的等离子体处理效果并进行各向异性蚀刻。

在等离子体处理工序中，首先，执行使用上述第一气体26a的第一等离子体p1的处理。如图1c所示，通过将基板1的第二面1b暴露于上述的第一等离子体p1，从而，将与未被耐蚀刻层3覆盖的区域1d(参照图1b)的基板1在该基板1的深度方向上蚀刻至到达第一面1a(参照箭头e)，形成使各个元件芯片10隔开的蚀刻槽11(参照图2a)，将基板1分割成单片的元件芯片10。即，形成为具备在基板1的状态下为第一面1a的第一面10a、在基板1的状态下为第二面1b的第二面10b及连结第一面10a和第二面10b的侧面10c的元件芯片10彼此隔开间隔地保持在载体4上的状态(分割工序)。

分割工序中的蚀刻条件能够根据基板1的材质适当地选择。在基板1为硅基板的情况下，在分割工序中的蚀刻中可以使用所谓的波希法(boschprocess)。在波希法中，通过依次反复进行沉积膜沉积步骤、沉积膜蚀刻步骤、和硅蚀刻步骤，能够使未被耐蚀刻层3覆盖的区域1d垂直于基板1的深度方向地掘进。

作为沉积膜沉积步骤的条件，例如，一边以150～250sccm供给c4f8作为原料气体，一边将处理室内的压力调整为15～25pa，将从第一高频电源部24向天线23的投入电力设为1500～2500w，将从第二高频电源部25向下部电极的投入电力设为0w，将处理时间设为5～15秒即可。作为沉积膜蚀刻步骤的条件，例如，一边以200～400sccm供给sf6作为原料气体，一边将处理室21a内的压力调整为5～15pa，将从第一高频电源部24向天线23的投入电力设为1500～2500w，将从第二高频电源部25向下部电极的投入电力设为100～300w，将处理时间设为2～10秒即可。在此，sccm为表示气体的流量的单位。即，1sccm为在0℃下，在1分钟内流过1cm³的1气压(标准状态)的气体的流量。

作为硅蚀刻步骤的条件，例如，一边以200～400sccm供给sf6作为原料气体，一边将处理室21a内的压力调整为5～15pa，将从第一高频电源部24向天线23的投入电力设为1500～2500w，将从第二高频电源部25向下部电极的投入电力设为50～200w，将处理时间设为10～20秒即可。而且，在这些条件中，通过反复进行沉积膜沉积步骤、沉积膜蚀刻步骤、及硅蚀刻步骤，从而能够以10μm/分钟的速度掘进硅基板。

其后，在单片的元件芯片10中进行除去覆盖第二面10b的状态的耐蚀刻层3的灰化。即，如图2a所示，在等离子体蚀刻装置20中，在处理室21a内产生使用灰化用气体26d的灰化用等离子体，通过灰化除去以树脂为主成分的耐蚀刻层3。由此，成为暴露出分割成单片的元件芯片10的第二面10b的状态。

灰化的条件能够根据耐蚀刻层3的材料恰当地选择。例如，在耐蚀刻层3为抗蚀膜的情况下，作为原料气体，一边供给150～250sccm氧气、0～50sccmcf4，一边将处理室21a内的压力调整为5～15pa，将从第一高频电源部24向天线23的投入电力设为1500～2500w，将从第二高频电源部25向下部电极的投入电力设为0～30w即可。在该条件下，可以以1μm/分钟左右的速度除去耐蚀刻层3。

接下来，在上述的分割工序之后，执行保护膜形成工序。在此，在等离子体蚀刻装置20中，在处理室21a内，产生使用作为保护膜形成用气体的第二气体26b、即包含氟化碳的气体的第二等离子体p2，如图2b所示，在彼此隔开间隔地保持在载体4上的状态下，将元件芯片10暴露于第二等离子体p2中。由此，在元件芯片10的规定部位形成保护膜12。在本实施方式中，在保护膜形成工序中，以仅在元件芯片10的侧面10c形成保护膜12的方式，设定等离子体处理条件。

在元件芯片10的表面上，同时进行通过第二等离子体p2生成的反应生成物作为保护膜12沉积在元件芯片10的表面上的沉积反应、和除去第二等离子体p2中包含的离子或自由基沉积在元件芯片10的表面的保护膜12的除去反应。在该情况下，通过在第二面10b中，使沉积反应与除去反应对抗、或者使除去反应比沉积反应更占优势，另一方面，在侧面10c中，使沉积反应比除去反应更占优势，从而，能够不在第二面10b上沉积保护膜12而仅在侧面10c上形成保护膜12。

具体来说，例如，在保护膜形成工序中，对载置载体4的载置台22(参照图3)施加高频偏压。由此，促进自垂直上方的离子向元件芯片10的入射，能够使第二面10b中的除去反应与沉积反应对抗。此时，在侧面10c中，由于与第二面10b相比，离子难以入射，因此，难以产生除去反应，作为结果，沉积反应占优势。

此外，在本实施方式中，通过施加高频偏压，对仅在侧面10c上形成保护膜12的情况进行了说明，也可以通过调整气体种类或压力等、高频偏压以外的参数，从而仅在侧面10c上形成保护膜12。

由于保护膜12以抑制将元件芯片10直接接合在封装基板等上的安装过程中的导电性材料的爬升为目的而形成，因此，优选吸湿性少且组成致密的保护膜。在本实施方式中，由于使用包含氟化碳的气体作为用于保护膜12的形成的第二等离子体p2的原料气体，因此，以包含氟和碳的碳氟化合物为主成分的膜作为保护膜12形成，能够形成吸湿性少且组成致密且粘着性优异的保护膜。

此外，在该保护膜形成工序中，对载置载体4的载置台22(参照图3)施加高频偏压。由此，促进自垂直上方的离子向元件芯片10的入射，能够形成更致密且粘着性高的保护膜12。

作为保护膜的形成条件，例如，作为原料气体，一边供给140sccm的c4f8、30sccm的he、30sccm的ar，一边将处理室21a内的压力调整为1pa，将从第一高频电源部24向天线23的投入电力设为1500～2500w，将从第二高频电源部25向下部电极的投入电力设为100～300w即可。

在该条件下，通过进行300秒的处理，从而能够仅在侧面10c形成厚度1μm的保护膜。此时，能够形成使第二面10b的表面中的保护膜的沉积反应与保护膜的除去反应对抗的状态，能够不在第二面10b上形成保护膜而仅在侧面10c上形成保护膜。

在本实施方式中，作为原料气体，使用包含氦气的气体，这是因为，通过混合氦气，促进等离子体中的原料气体的离解，作为其结果，能够形成致密且粘着性高的保护膜。

此外，在上述的条件例中，he流量相对原料气体的全流量的比率为15％。如以下说明的那样，该比率优选为10％～80％之间。即，若he流量相对原料气体的全流量的比率比10％大，则容易促进等离子体中的原料气体的离解，作为其结果，更容易形成致密且粘着性高的保护膜。另一方面，若he流量相对原料气体的全流量的比率比80％大，则由于在原料气体中c4f8所占的比率减少，因此，有助于保护膜形成的等离子体中的成分(c、f及这些化合物)向基板表面的供给不足，基板表面中的保护膜的沉积速度变缓，生产性降低。

此外，图2c表示了在上述的保护膜形成工序中，元件芯片10的第二面10b与侧面10c所形成的角部e(参照图6c)被切削成钝角的例(保护膜形成工序(2))。即，在该情况下，如上述那样，在载置载体4的载置台22上施加高频偏压。由此，离子从垂直上方向元件芯片10入射，能够抑制保护膜12附着到第二面10b上，并能够促进将角部e切削成钝角的作用。

此时，通过使用包含氩气的混合气体作为保护膜形成用气体，使因离子的入射引起的蚀刻反应中的物理溅射的比率增大，能够进一步增进对保护膜12向第二面10b的附着的抑制及将角部e切削成钝角的作用。此外，在上述的条件例中，氩气流量相对原料气体的全流量的比率为15％。该比率优选为从10％至30％之间。

(第二实施例)

接下来，参照图4a～图4c及图5a～图5c对本实施方式的元件芯片的制造方法中的第二实施例进行说明。在此，第二实施例所示的元件芯片的制造方法与第一实施例中的方法相同，为使具备具有以分割区域划分的多个元件区域的第一面、和该第一面的相反侧的第二面的基板在分割区域进行分割，形成多个元件芯片的方法。

如图4a所示，基板1为形成了具有元件部2的多个元件芯片10(参照图4c)的晶片状的基板。在基板1中，在作为形成元件部2的元件面的第一面1a上，设定有以分割区域1c划分的多个元件区域2a。基板1被送至用于元件芯片制造的准备工序，此处，如以下说明的那样，进行掩膜形成和载体4的支承。作为载体4，与实施例1相同，使用粘贴片或支承基板等、能够固定并处理薄且容易变形的基板1的材料。

在该准备工序中，如图4b所示，在第一面1a上形成在等离子体切割中具有作为掩膜的功能的耐蚀刻层3。即，在第一面1a上，以覆盖元件区域2a且使分割区域1c露出的方式形成耐蚀刻层3。另外，基板1的第二面1b侧支承在载体4的保持面4a上。此外，准备工序中的掩膜形成可以在载体4的支承之前进行，也可以在载体4的支承之后进行。

这样，在进行了准备工序之后，为了对支承在载体4上的基板1实施等离子体处理，载体4被送至等离子体处理工序。在该等离子体处理工序中，使用在实施例1中说明的等离子体蚀刻装置20(参照图3)。

在等离子体处理工序中，首先，执行使用第一气体26a的第一等离子体p1的处理。如图4c所示，通过将基板1的第一面1a暴露于上述的第一等离子体p1中，将没有被耐蚀刻层3的分割区域1c(参照图4b)的基板1在该基板1的深度方向上蚀刻至到达第二面1b(参照箭头e)，形成隔开各个元件芯片10的蚀刻槽11(参照图5a)，将基板1分割成单片的元件芯片10。即，在基板1的状态下，形成为具备作为第一面1a的第一面10a、作为第二面1b的第二面10b及连结第一面10a和第二面10b的侧面10c的元件芯片10在载体4上彼此隔开间隔地保持的状态(分割工序)。

其后，在单片的元件芯片10中，进行除去覆盖第二面10b的状态的耐蚀刻层3的灰化。即，如图5a所示，在等离子体蚀刻装置20中，在处理室21a内产生使用灰化用气体26d的灰化用等离子体，通过灰化，除去以树脂为主成分的耐蚀刻层3。由此，成为暴露出分割成单片的元件芯片10的第二面10b的状态。

接下来，在上述的分割工序之后，执行保护膜形成工序。在此，在等离子体蚀刻装置20中，在处理室21a内产生使用作为保护膜形成用气体的第二气体26b、即包含氟化碳的气体的第二等离子体p2，如图5b所示，在彼此隔开间隔地保持在载体4上的状态下，使元件芯片10暴露于第二等离子体p2。由此，在元件芯片10的规定部位形成保护膜12。在本实施方式中，在保护膜形成工序中，以仅在元件芯片10的侧面10c形成保护膜12的方式设定等离子体处理条件。

在这些保护膜的形成中，作为第二等离子体p2的原料气体，使用包含氟化碳的气体的优点、效果与第一实施例相同。另外，也可以与第一实施例同样地在第二等离子体p2的原料气体中添加氦气或氩气，与此相伴的优点、效果也与第一实施例相同。此外，在该保护膜形成工序中，对载置载体4的载置台施加高频偏压。由此，促进离子对元件芯片10的入射，能够形成更致密且粘着性高的保护膜。

此外，在上述的保护膜形成工序中，图5c表示元件芯片10的第一面10a与侧面10c所形成的角部e(参照图7c)被切削成钝角的例(保护膜形成工序(2))。即，在该情况下，与第一实施例同样地，在载置载体4的载置台22上施加高频偏压。由此，离子从垂直上方向元件芯片10入射，能够抑制保护膜12向第一面10a的附着并促进将角部e切削成钝角的作用。此时，通过使用包含氩气的混合气体作为保护膜形成用气体，增加因离子的入射引起的蚀刻反应中的物理溅射的比率，能够进一步增进对保护膜12向第一面10a附着的抑制及将角部e切削成钝角的作用。

图6a～图6c表示通过第一实施例所示的制造过程制造的元件芯片10的演变。图6a所示的元件芯片10a表示图2b所示的保护膜形成工序后的元件芯片10。在此，仅在侧面10c上形成了保护膜12，第一面10a及第二面10b没有被保护膜12被覆。图6b所示的元件芯片10b在图2b所示的保护膜形成工序后的元件芯片10中，除去形成在侧面10c上的保护膜12的上端部，形成暴露出侧面10c的上端部的暴露部10e。

而且，图6c所示的元件芯片10c表示图2c所示的保护膜形成工序(2)后的元件芯片10，其通过蚀刻除去暴露出侧面10c的上端部的暴露部10e的端部，形成切角部10e*。即，元件芯片10c的侧面10c被保护膜12被覆，且通过蚀刻除去第二面10b与侧面10c所形成的角部e，成为钝角，经由该角部e与侧面10c连接的第二面10b没有被保护膜12被覆。

图7a～图7c表示通过第二实施例所示的制造过程制造的元件芯片10的演变。图7a所示的元件芯片10a表示图5b所示的保护膜形成工序后的元件芯片10。在此，仅在侧面10c上形成了保护膜12，第一面10a及第二面10b没有被保护膜12被覆。图6b所示的元件芯片10b在图5b所示的保护膜形成工序后的元件芯片10中，形成了暴露出形成在第一面10a的上端部的元件部2的侧端部的暴露部2c。

进而，图7c所示的元件芯片10c表示图5c所示的保护膜形成工序(2)后的元件芯片10，其通过蚀刻除去暴露部2c的端部而形成切角部2c*。即，元件芯片10c的侧面10c被保护膜12被覆并通过蚀刻除去第一面10a与侧面10c所形成的角部e，成为钝角，经由该角部e与侧面10c连接的第一面10a没有被保护膜12被覆。

第一实施例及第二实施例所示的上述结构的元件芯片10a～10c由于在侧面10c上在安装过程中导电性材料所接触的范围内形成有具有抑制导电性粘接材料的浸润扩展的表面性状的保护膜12，因此，能够抑制安装过程中的导电性材料的爬升。由此，在使元件芯片10经由导电性材料与印刷基板等安装对象物接合的安装过程中，能够排除可能会因导电性材料向侧面10c的爬升而产生的各种不良的原因，提高安装品质。例如能够排除相邻的电极间的短路、或因在元件芯片10的侧面10c形成不需要的电路引起的消耗电流的增大等、各种不良的原因而提高安装品质。

而且，第一实施例及第二实施例所示的元件芯片10c继而形成有第一面10a和第二面10b中任一方的面与侧面10c所形成的角部e成钝角的形状的切角部10e*、切角部2c*。由此，排除容易产生应力集中的锐角形状，能够提高元件芯片10的抗弯强度。

而且，在上述结构中，元件芯片10成为经由角部e与侧面10c连接的任一方的面没有被保护膜12被覆的形态。这样，在上述结构的元件芯片10中，通过仅在侧面10c上形成保护膜12的结构，能够抑制因在第一面10a或第二面10b上形成保护膜12引起的元件芯片10的带电。由此，能够防止因元件芯片10的带电在元件芯片安装过程中产生的不良、例如在用于带馈送器的载带内的凹坑中元件芯片因电荷而附着在盖带上妨碍正常的取出的不良等。

本发明的元件芯片的制造方法具有能够抑制安装过程中的导电性材料的爬升这一效果，在将具有多个元件区域的基板按每一元件区域进行分割来制造元件芯片的领域中是有用的。