本揭露实施例涉及一种半导体装置及方法。
背景技术：
高电压金属氧化物半导体(high-voltagemetal-oxide-semiconductor，hvmos)装置广泛用于许多电气装置中，例如输入/输出(input/output，i/o)电路、中央处理单元(centralprocessingunit，cpu)电源、功率管理系统以及交流电/直流电(alternatingcurrent/directcurrent，ac/dc)转换器。有各种形式的hvmos装置。对称hvmos装置可在源极侧和漏极侧上具有对称结构。高电压可施加在漏极侧和源极侧二者上。相反地，不对称hvmos装置可在源极侧和漏极侧上具有不对称结构。
技术实现要素：
一些实施例具有一个下列特征和/或优点，或下列特征和/或优点的组合。在一些实施例中，一种半导体装置包含晶体管。所述晶体管包含：有源区，在衬底中；图案化导电层，是互连层的一部分，所述互连层用于路由；和绝缘层，延伸在所述衬底上方且用以将所述有源区与所述图案化导电层绝缘。所述图案化导电层和所述绝缘层充当所述晶体管的栅极。
在一些实施例中，一种半导体装置包含第一晶体管和第二晶体管。所述第一晶体管包含栅极，且所述栅极包含绝缘层。所述第二晶体管包含栅极，被所述第一晶体管的所述栅极的所述绝缘层覆盖。
在一些实施例中，一种方法包含：提供衬底；在所述衬底中界定第一有源区和第二有源区；在所述衬底上形成第二栅极，所述第二栅极和所述第二有源区界定第二晶体管；和形成覆盖所述第二栅极、所述第二有源区以及所述第一有源区的绝缘层，所述绝缘层充当与所述第一有源区相关的第一晶体管的第一栅极的组件。
附图说明
本揭露实施例的方面将在与随附图式一同阅读下列详细说明下被最佳理解。请注意，根据业界标准做法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。
图1a是根据本揭露的一些实施例的半导体装置的晶体管的横截面图。
图1b是根据本揭露的一些实施例的图1a中所展示的晶体管的布局图。
图1c到1f是展示根据本揭露的一些实施例制造图1a中所展示的半导体装置的晶体管的方法的图。
图2a是根据本揭露的一些实施例的半导体装置的横截面图。
图2b是根据本揭露的一些实施例的图2a中所展示的半导体装置的布局图。
图3a是根据本揭露的一些实施例的包含第一晶体管和第二晶体管的半导体装置的横截面图。
图3b到3g是展示根据本揭露的一些实施例制造图3a中所展示的半导体装置的方法的图。
图4是根据本揭露的一些实施例的半导体装置的横截面图。
图5是根据本揭露的一些实施例绘示形成半导体装置的方法的流程图。
具体实施方式
下列揭露提供许多用于实施本发明的不同特征的不同实施例或实例。为了简化本揭露实施例，下文描述组件和配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在以下说明中，在第二特征上方或上形成第一特征可包含其中第一特征和第二特征经形成为直接接触的实施例，且也可包含其中额外特征可形成在第一特征与第二特征之间而使得第一特征和第二特征不可直接接触的实施例。此外，本揭露实施例可在各种实例中重复参考编号和/或字母。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例和/或构形之间的关系。
图1a是根据本揭露的一些实施例的半导体装置1的晶体管10的横截面图。参考图1a，晶体管10包含：栅极11，在衬底18上；和有源区12，在衬底18中。
在一些实施例中，衬底18包含半导体材料，例如硅。在其它实施例中，衬底18包含硅锗、镓砷、或其它合适的半导体材料。在一些其它实施例中，衬底18进一步包含其它特征，例如埋层、和/或外延层。埋层可通过离子植入介于约70kev与约90kev之间的能量被掺杂锑(sb)到浓度约5.0×1013到约1.5×1014，以及到深度大于约2微米。本技术领域具有通常知识者将能认知到可使用的其它n型掺杂物，此是取决于装置的设计要求。例如，与砷相比，在外延以及之后的热循环期间，锑展现较少的自动掺杂，但具有较低溶解度极限，其可能需要较高退火温度以活化锑。此外，在一些实施例中，衬底18是绝缘体上半导体，例如绝缘体上硅(silicononinsulator，soi)。在其它实施例中，半导体衬底18包含掺杂外延层、梯度半导体层、和/或进一步包含在不同种类的另一半导体层上方的半导体层，例如在硅锗层上的硅层。在一些其它实例中，化合物半导体衬底包含多层硅结构，或硅衬底可包含多层化合物半导体结构。在一些实施例中，衬底18可包含其它元素型半导体，例如锗和钻石。在一些实施例中，衬底18包含化合物半导体，例如碳化硅、砷化镓、砷化铟、或磷化铟。
栅极11包含：图案化导电层14，作为其栅电极；和绝缘层16，作为其栅极氧化物。
图案化导电层14放置在绝缘层16上，而绝缘层16又放置在有源区12上。有源区12包含第一阱124，通道126被界定于第一阱124中。具第一掺杂物种类的第一阱124放置在二者都具第二掺杂物种类的第二阱120与第三阱124之间，第二掺杂物种类与第一掺杂物种类相反。第二阱120充当晶体管10的第一源极/漏极区，且第三阱122充当晶体管10的第二源极/漏极区。在本实施例中，衬底18是p型衬底，第一阱124包含高电压n-阱(highvoltagen-well，hvnw)，且第二阱120和第三阱122中的每一者包含高电压p-阱(highvoltagep-well，hvpw)。结果，晶体管10包含p型晶体管结构。例如，晶体管10包含p型金属氧化物半导体(p-typemetal–oxide–semiconductor，pmos)晶体管、或p型金属氧化物半导体场效应晶体管(p-typemetal-oxide-semiconductorfieldeffecttransistor，pmosfet)。虽然仅绘示一个栅极结构，但可理解，晶体管10可包含多个pmos晶体管的栅极结构，包含短通道和长通道晶体管。
本技术领域中具有通常知识者将能认知到，本文中以pmos晶体管方式揭露的实施例也可应用于n型金属氧化物半导体(n-typemetal-oxide-semiconductor，nmos)晶体管、n型金属氧化物半导体场效应晶体管(n-typemetal-oxide-semiconductorfieldeffecttransistor，nmosfet)以及npn晶体管中。例如，第一阱124包含高电压p-阱，且第二阱120和第三阱122中的每一者包含高电压n-阱。额外地，在掺杂物以特定词语以及参照特定的掺杂材料、浓度和掺杂深度讨论时，本技术领域中具有通常知识者将认知到可有利地采用替代的掺杂特性。
此外，图案化导电层14例如形成在互连层中，互连层例如在半导体制造工艺中的金属-1(m1)层中。此外，由于图案化导电层14是金属-1层的一部分，不像一些现有晶体管一样，图案化导电层14是在其两侧不含间隔件。据此，用于制造本实施例中的晶体管10的工艺是相对简单的。
在本实施例中，作为栅电极的层(例如图案化导电层14)在金属-1层中。然而，本揭露实施例不限于此。在另一实施例中，在金属-2层中的层充当晶体管10的栅电极。
作为晶体管10的栅极11的另一组件的绝缘层16完全包覆有源区12。再者，因为图案化导电层14形成互连层的一部分，所以绝缘层16完全覆盖衬底18。绝缘层16用以将有源区12与图案化导电层14绝缘。理想地，因为具有绝缘层16，如果在有源区16与图案化导电层14之间没有任何互连部件将一者耦合到另一者，那么有源区16与图案化导电层14电隔离。
在一实施例中，绝缘层16包含层间介电(inter-layerdielectric，ild)层。绝缘层16包含经掺杂硅玻璃，例如磷硅玻璃(phosphoroussiliconglass，psg)、或硼磷硅玻璃(boronphosphoroussiliconglass，bpsg)。在一些实施例中，绝缘层16包含氧化硅、氮化硅、氧氮化硅、旋涂玻璃(spin-onglass，sog)、氟化硅玻璃(fluorinatedsilicaglass，fsg)、掺杂碳的氧化硅(如，sicoh)、
绝缘层16具有厚度t2，且图案化导电层14具有厚度t1。在一实施例中，绝缘层16的厚度t2是约
在一些现有晶体管中，晶体管的栅极结构包含栅极氧化物，以及作为栅电极的多晶硅。栅极结构的总厚度理想是栅极氧化物与多晶硅的厚度总和。典型地，介电层用于覆盖晶体管的栅极和有源区，以使得栅极和有源区与用于路由的金属层(例如金属-1层)绝缘。为了覆盖晶体管的栅极，不允许栅极的厚度厚于介电层的厚度。不然的话，栅极不能被介电层覆盖，将使得晶体管的栅极可与用于路由的图案化导电层物理接触。晶体管可能因此异常工作且甚至被损伤。
在半导体制造的不断发展下，半导体装置的尺寸或特征变得越来越小。结果，在半导体装置中的介电层的厚度也同时缩小。然而，在一些应用中，例如电源系统中，要求半导体装置耐受相对高电压。以这种晶体管为例，为了维持相对高电压，晶体管的栅极氧化物的厚度将变得相对较厚，其与半导体制造中小型化的趋势相反。尽管如此，在这些应用中，栅极不可避免地厚于介电层。
在一实施例中，在高电压应用中，用于耐受高电压的晶体管的栅极氧化物厚度是大约800埃。此外，晶体管的多晶硅的厚度是大约800埃。因此，在衬底表面上的栅极的总厚度是大约1600埃。例如，在28-nm工艺技术中，设计规则是限制从衬底表面测量的介电层的厚度为不大于大约1200埃。在这种情况中，栅极厚于介电层。结果，介电层不能覆盖晶体管的栅极，且相应地不能将晶体管的栅极与用于路由的图案化金属层绝缘。因此期望具有根据本揭露实施例的晶体管结构以满足先进工艺(如28-nm工艺技术)的大小要求。
在本揭露实施例中，绝缘层16(即，介电层)被视为栅极11的栅极氧化物(即，作为晶体管10的一部分)。这种配置克服现有晶体管遭遇到的大小限制的问题。在先进工艺中，绝缘层16可具有小于
此外，在现有晶体管中，作为栅电极的多晶硅独立于用于路由的金属-1层。相反地，在本实施例中，作为栅电极的图案化导电层14是用于路由的互连层(例如金属-1层)的一部分。将图案化导电层14从金属-1层取出作为栅极11的组件并不会使制造工艺复杂。此外，没有招来额外成本。此外，由于图案化导电层14利用金属-1层的优势，所以在其两侧不需要间隔件。有效地简化制造工艺。
在高电压装置中，关闭型(off-type)击穿电压是指在晶体管的栅极接收参考接地电压情况下测量的击穿电压。再者，开启型(on-type)击穿电压是指在晶体管的栅极接收逻辑高电压情况下测量的击穿电压。所述两种击穿电压是功率晶体管的重要性能指标。典型地，开启和关闭型击穿电压是由晶体管的有源区(例如在本实施例中的第一阱124、第二阱120以及第三阱122)的设计确定，且不关系到晶体管的配置。所述设计涉及在有源区中阱的配置，以及其相关浓度、深度和宽度。本揭露实施例克服前述在先进工艺中由于大小限制所致问题而不需修改(或改变)第一阱124、第二阱120以及第三阱122的设计。因此，开启和关闭击穿电压不受影响。关系到开启和关闭击穿电压的性能保持大体上相同。
本揭露实施例可应用于其它半导体装置，所述其它半导体装置的晶体管的栅极可制作成厚于介电层。
图1b是根据本揭露的一些实施例的图1a中所展示的晶体管10的布局图。参考图1b，作为晶体管10的栅极氧化物的绝缘层16完全包覆衬底18。图案化导电层14是在绝缘层16上，且在衬底18中的第二阱120和第三阱122上方。基于这种布局设计，出于与参考图1a所讨论和绘示的相似的理由，现有晶体管的栅极厚于介电层的问题被防止。
图1c到1f是展示根据本揭露的一些实施例制造图1a中所展示的半导体装置1的晶体管10的方法的图。可理解，为了清楚起见，简化图1c到1f。参考图1c，接收衬底18。在一些实施例中，衬底18包含p型衬底。
参考图1d，第一阱124、第二阱120以及第三阱122是通过例如掩模工艺以及一或多个离子植入工艺接着驱入工艺而界定在衬底18中。在本实施例中，第一阱124充当高电压p-阱(pvnw)，且第二阱120和第三阱122中的每一者充当高电压n-阱(hvnw)。第一阱124可先被界定，且接着第二阱120和第三阱122于之后被界定。本技术领域中具有通常知识者将认知到，可变化第一阱124、第二阱120以及第三阱122的植入顺序而不悖离本揭露实施例的精神。
为了在例如第一阱124、第二阱120以及第三阱122的掺杂区中提供垂直控制分布，可实施多个连续的植入物以形成多个植入区。连续的植入物可通过改变每个植入物步骤的植入物能量、浓度和深度而用来调整掺杂分布。额外地，连续的植入物步骤可植入不同掺杂物以进一步定制特定掺杂区的掺杂分布。
参考图1e，绝缘层16通过例如沉积工艺接着平坦化工艺而形成在衬底18上。
参考图1f，图案化导电层14通过例如用于沉积金属-1层的沉积工艺，接着蚀刻工艺而形成在衬底16上且在第一阱124、第二阱120以及第三阱126上方。
图2a是根据本揭露的一些实施例的用于解释路由的半导体装置2的横截面图。参考图2a，半导体装置2与参考图1a所描述与绘示的半导体装置1相似，除了例如半导体装置2包含晶体管20、互连件部件26以及互连件部件28之外。晶体管20与参考图1a所描述与绘示的晶体管10相似，除了例如晶体管置20包含栅极21，且所述栅极21进一步包含图案化导电层24之外。互连件部件26将互连件部件28连通到晶体管20的第二源极/漏极区122且用于路由。再者，重掺杂区(未展示)形成在第二源极/漏极区122中，以与互连件部件26形成欧姆接触。在半导体制造工艺中，互连件部件26形成为例如接点。此外，在半导体制造工艺中，作为晶体管20的栅电极的图案化导电层24和互连件部件28在相同互连层(例如金属-1(m1))中。
图2b是根据本揭露的一些实施例的图2中所展示的半导体装置2的布局图。展示图2b以更好地解释在相同互连层中的图案化导电层24和互连件部件28的应用。参考图2b，图案化导电层24和互连件部件28是在相同互连层中，但彼此隔开(或分开)。在互连件部件28中的互连件部件26连通到第二源极/漏极区122。
图3a是根据本揭露的一些实施例的包含第一晶体管30和第二晶体管31的半导体装置3的横截面图。参考图3a，半导体装置3与参考图1a所描述与绘示的半导体装置1相似，除了例如半导体装置3包含在第一电压域中操作的第一晶体管30以及在与第一电压域不同的第二电压域中操作的第二晶体管31。具体地，第一晶体管30在相对高电压域(例如，3.3伏特(v))中操作，且因此称作高电压(highvoltage，hv)晶体管。相反地，第二晶体管31在相对低电压域(例如，1.1v或1.2v)中操作，且因此称作低电压(lowvoltage，lv)晶体管。然而，第二晶体管31不限于此，且可在除相对低电压域之外的电压域中操作。例如，第二晶体管31在2.5v的正常电压域中操作。在所述情况中，第二晶体管31称作正常电压晶体管。
第一晶体管30与参考图1a所描述与绘示的晶体管10相似，除了绝缘层32之外。与参考图1a所描述与绘示的绝缘层16相像，绝缘层32也完全覆盖衬底18。据此，绝缘层32不仅覆盖第一晶体管30的有源区12，也覆盖第二晶体管31的有源区32。再者，第一晶体管30的栅极302的绝缘层32囊封第二晶体管31的栅极316。绝缘层32具有厚度t4，其大于第二晶体管31的栅极316的厚度t3。在一些实施例中，厚度t4是约
第一晶体管30的有源区12是由多个隔离结构34界定。隔离结构34可填充有绝缘体或介电材料。在一实施例中，隔离结构34包含浅沟槽隔离(shallowtrenchisolation，sti)。替代地，隔离结构34包含硅的局部氧化(localoxidationofsilicon，locos)。隔离结构34包含本技术领域中已知的氧化硅、氮化硅、氧氮化硅、掺氟硅酸盐(fluoride-dopedsilicate，fsg)、和/或低k介电材料。
再者，隔离结构32进一步界定阱34的边界。阱36充当接触点且用以针对衬底18的电连接。电压可通过阱36施加到衬底18。
第二晶体管31包含：栅极316，在衬底18上；和有源区32，在衬底18中。有源区32包含阱318、第一掺杂区311以及在阱318中的第二掺杂区313。再者，阱318通过阱38与阱36隔离。阱38具有的掺杂物种类与阱318和阱36具有的掺杂物种类相反。
阱318包含第一掺杂物种类，且第一掺杂区311和第二掺杂区313包含第二掺杂物种类，第二掺杂物种类与第一掺杂物种类相反。在本实施例中，阱318是p-阱，第一掺杂区311和第二掺杂区313是n型掺杂区。结果，第二晶体管31包含n型晶体管结构。例如，第二晶体管31包含n型金属氧化物半导体(nmos)、或n型金属氧化物半导体场效应晶体管(nmosfet)。虽然仅绘示一个栅极结构，可理解，晶体管31可包含多个nmos的栅极结构，包含短通道和长通道晶体管。
本技术领域中具有通常知识者将能认知到，本文中以nmos晶体管方式揭露的实施例也可应用于pmos晶体管、p型金属氧化物半导体场效应晶体管(pmosfet)以及pnp晶体管中。例如，阱318是n-阱，且第一掺杂区311和第二掺杂区313是p型掺杂区。额外地，在掺杂物以特定词语以及参照特定的掺杂材料、浓度和掺杂深度讨论时，本技术领域中具有通常知识者将认知到可有利地采用替代的掺杂特性。
栅极316包含：栅极氧化物314，在衬底18上；和多晶硅312，作为栅电极且在栅极氧化物314上。栅极316在其两侧包含间隔件，但为了使说明清楚起见，本文中省略间隔件。不像一些设计用于在相对高电压下操作的现有晶体管，第二晶体管31在相对低电压下操作，且栅极氧化物314的厚度因此相对较薄。因此，栅极316的厚度t3不超过介电层的厚度(即，在本实施例中，如图3a所展示，厚度t3薄于厚度t4)，其中介电层适于将栅极与用于路由的图案化金属层绝缘。第二晶体管31的栅极316不会遭遇到在设计用于在相对高电压下操作的现有晶体管中的问题。
在本实施例中，对于第二晶体管31，绝缘层32充当介电层，以将栅极316和有源区32与用于路由的图案化金属层(未展示)绝缘。相反地，对于第一晶体管30，绝缘层32充当栅极302的栅极氧化物。
因为具有绝缘层，其作为高电压晶体管的栅极氧化物并作为用于低或正常电压晶体管的介电层，因而高电压晶体管与低或正常电压晶体管可轻易地集成而不会使半导体制造工艺复杂化。具体地，由于将绝缘层32作为第一晶体管30的栅极氧化物，所以简化了光刻工艺且消除了至少三个掩模。
图3b到3g是展示根据本揭露的一些实施例制造图3a中所展示的半导体装置3的方法的图。参考图3b，接收衬底18。在一些实施例中，衬底18包含p型掺杂物。
参考图3c，隔离结构34通过例如依序实施沉积工艺、蚀刻工艺、缩回工艺、退火工艺以及化学机械平坦化工艺而形成在衬底18中。在一实施例中，隔离结构34包含sti结构。
参考图3d，第一阱124、第二阱120、第三阱122、阱36、阱38以及阱318通过例如离子植入工艺接着驱入工艺而界定在衬底18中。在一些实施例中，第一阱124充当高电压p-阱(pvnw)，第二阱120充当高电压n-阱(hvnw)，第三阱122也作为高电压n-阱，阱36作为高电压p-阱，且阱38充当高电压n-阱。
之后，第一掺杂区域311和第二掺杂区域313通过例如离子植入工艺接着驱入工艺而界定在阱318中。在一些实施例中，第一掺杂区311和第二掺杂区313充当n型掺杂区。
参考图3e，栅极氧化物314通过例如沉积工艺接着光刻工艺而形成在衬底18上。之后，多晶硅312通过例如沉积工艺接着光刻工艺而形成在栅极氧化物314上。
参考图3f，绝缘层32通过例如沉积工艺接着平坦化工艺(例如化学机械研磨(chemicalmechanicalpolishing，cmp))而形成在衬底18和多晶硅312上。
参考图3g，图案化导电层14通过例如沉积工艺接着蚀刻工艺而形成于第二阱120与第三阱122之间的第一阱124上方的绝缘层32上。
图4是根据本揭露的一些实施例的半导体装置4的横截面图。参考图4，半导体装置4与参考图3a所描述与绘示的半导体装置3相似，除了例如半导体装置4进一步包含用于第二晶体管31的路由的图案化导电层42之外。再者，半导体装置4包含互连件部件44，在绝缘层32中且用以将第二晶体管31的栅极316连接到图案化导电层42。在本实施例中，用于第二晶体管31的路由的图案化导电层42以及用于第一晶体管30的路由的图案化导电层14是在相同导电层(或相同互连层)中。
如在图3a的实施例中所讨论的，在半导体装置4中，具有绝缘层32，其作为用于高电压晶体管30的栅极氧化物并作为用于低或正常电压晶体管31的介电层，因而高电压晶体管30与低或正常电压晶体管可集成在一起而不会使半导体制造工艺复杂化。
图5是根据本揭露的一些实施例绘示形成半导体装置的方法5的流程图。参考图5，在操作50中，提供衬底。衬底与参考图3a所描述与绘示的衬底18相似。
在操作52中，在衬底中界定与第一晶体管相关的第一有源区，且在衬底中界定与第二晶体管相关的第二有源区。与第一晶体管相关的第一有源区与参考图3a所描述与绘示的有源区12相似。额外地，与第二晶体管相关的第二有源区与参考图3a所描述与绘示的有源区32相似。
在操作54中，在与第二晶体管相关的第二有源区上形成与第二晶体管相关的第二栅极。第二栅极和第二有源区界定第二晶体管。与第二晶体管相关的第二栅极与参考图3a所描述与绘示的栅极316相似。
在操作56中，形成覆盖第二栅极、第二有源区、第一有源区以及衬底的绝缘层。绝缘层充当与第一有源区相关的第一晶体管的第一栅极的组件。绝缘层与参考图3a所描述与绘示的绝缘层32相似。
在操作58中，在绝缘层上形成作为第一晶体管的第一栅极的另一组件的图案化导电层。第一栅极和第一有源区界定第一晶体管。图案化导电层与参考图3a所描述与绘示的绝缘层14相似。
一些实施例具有一个下列特征和/或优点，或下列特征和/或优点的组合。在一些实施例中，一种半导体装置包含晶体管。所述晶体管包含：有源区，在衬底中；图案化导电层，是互连层的一部分，所述互连层用于路由；和绝缘层，在所述衬底上方延伸且用以将所述有源区与所述图案化导电层绝缘。所述图案化导电层和所述绝缘层充当所述晶体管的栅极。
在一些实施例中，一种半导体装置包含第一晶体管和第二晶体管。所述第一晶体管包含栅极，且所述栅极包含绝缘层。所述第二晶体管包含栅极，被所述第一晶体管的所述栅极的所述绝缘层覆盖。
在一些实施例中，一种方法包含：提供衬底；在所述衬底中界定第一有源区和第二有源区；在所述衬底上形成第二栅极，所述第二栅极和所述第二有源区界定第二晶体管；和形成覆盖所述第二栅极、所述第二有源区以及所述第一有源区的绝缘层，所述绝缘层充当与所述第一有源区相关的第一晶体管的第一栅极的组件。
前文列述了数个实施例的特征以便本技术领域具有通常知识者可更好地理解本揭露实施例的方面。本技术领域具有通常知识者应了解，可轻易地使用本揭露实施例作为用以设计或修改其它操作和结构的基础以实现本文中所介绍实施例的相同目的和/或达成本文中所介绍实施例的相同优点。本技术领域具有通常知识者也应认识到，这些均等构造不会悖离本揭露实施例的精神和范围，且可在不悖离本揭露实施例的精神和范围下做出各种改变、取代或替代。
符号说明
1、2、3、4半导体装置
5方法
10、20晶体管
11、21、302、316栅极
12有源区
120第二阱
122第三阱/第二源极/漏极区
124第一阱/第三阱
126通道/第三阱
14图案化导电层/图案化导电/绝缘层
16绝缘层/有源区/衬底
18衬底/半导体衬底
24、42图案化导电层
26、28互连件部件
30第一晶体管
31第二晶体管/晶体管
312多晶硅
314栅极氧化物
32绝缘层/有源区/隔离结构
34隔离结构
36、38、318阱
44互连件部件
311第一掺杂区
313第二掺杂区
50、52、54、56、58操作
t1、t2、t3、t4厚度