低温多晶硅阵列基板及其制造方法与流程

本发明涉及显示装置技术领域，尤其涉及一种低温多晶硅阵列基板及其制造方法。

背景技术：

低温多晶硅阵列基板拥有高迁移率(可达非晶硅的数百倍)的优点，其薄膜晶体管尺寸可以做得很小，并且反应速度快，是近年来越来越被看好的一种显示面板的阵列基板，在高分辨率、高画质的有机电致发光显示和液晶显示面板上被越来越多的采用。但低温多晶硅阵列基板的构成一般较为复杂，工艺过程繁多，特别是由于采用目前主流的准分子激光晶化方法制备的多晶硅均匀性难以保持一致，其阈值电压的均匀性较差，用于显示器件驱动时易形成显示缺陷，另外由于工艺复杂，在工艺过程中的污染、界面处理等容易造成多晶硅薄膜晶体管器件的阈值电压发生偏移，造成显示驱动困难或者显示缺陷。

由于多晶硅薄膜晶体管的阈值电压对显示装置的显示驱动性能有着重要的影响，因此对于上述多晶硅薄膜晶体管器件的阈值电压均匀性不佳的问题，现有技术中采用多种手段试图进行解决。但是这些手段需要昂贵的和要求较高的设备，而且这些手段本身又增加了新的工艺，增大了低温多晶硅阵列基板制备的复杂性。现有技术中缺乏有效的手段在不增加工艺复杂度的情况下，解决现有技术中的多晶硅薄膜晶体管阈值电压不均匀的问题。

技术实现要素：

鉴于现有技术中的上述问题，本发明的目的在于提供一种低温多晶硅阵列基板及其制造方法，能够解决现有技术中的多晶硅薄膜晶体管阈值电压不均匀的问题，同时不增加工艺复杂度。

为达上述目的，本发明采用以下技术方案。

本发明提供一种低温多晶硅阵列基板结构，包括：基板；有源层，在所述基板之上；第一栅极绝缘层，在所述有源层之上；第一栅极层，在所述第一栅极绝缘层之上，所述第一栅极层在有源层的上方；第二栅极绝缘层，覆盖所述第一栅极层；第二栅极层，在所述第二栅极绝缘层之上，所述第二栅极层在所述第一栅极层的上方。

所述低温多晶硅阵列基板结构还包括设置在所述第一栅绝缘层之上并且被所述第二栅绝缘层覆盖的第一电容电极层和设置在所述第二栅绝缘层上的第二电容电极层，所述第一电容电极层在所述基板之上远离有源层的一侧，所述第二电容电极层在所述第一电容电极层上方

其中，所述第一栅极绝缘层的厚度为10nm至40nm。

其中，所述第一栅极层和所述第二栅极层为单层、两层或两层以上结构。

其中，所述第一栅极层和所述第二栅极层的厚度为100nm至500nm

本发明还提供一种低温多晶硅阵列基板结构的制造方法，包括：在基板上形成有源层；在所述基板上形成覆盖所述有源层的第一栅极绝缘层；在所述第一栅极绝缘层上形成第一栅电极层和第一电容电极层，所述第一栅极层形成在有源层的上方，所述第一电容电极层形成在所述基板之上远离所述有源层的一侧；形成覆盖所述第一栅极层和所述第一电容电极层的第二栅极绝缘层；在第二栅极绝缘层上形成第二栅极层和第二电容电极层，其中所述第二栅极层形成在所述第一栅极层上方，所述第二电容电极层在所述第一电容电极层上方。

其中，所述在第一栅极绝缘层上形成第一栅电极层和第一电容电极层包括：在所述第一栅极绝缘层上形成金属层，图案化所述金属层，同时形成所述第一栅电极层和所述第一电容电极层。

其中，所述在第二栅极绝缘层上形成第二栅极层和第二电容电极层包括：在所述第二栅极绝缘层上形成金属层，图案化所述金属层，同时形成所述第二栅电极层和所述第二电容电极层。

其中，所述第一栅极绝缘层的厚度为10nm至40nm。

其中，所述第一栅极层和第二栅极层为单层、两层或两层以上结构，所述第一栅极层和第二栅极层的厚度为100nm至500nm。

本发明提供的低温多晶硅阵列基板及其制造方法，采用双层栅极结构，通过对上层栅极和漏极同时施加高电压，沟道中的电子形成热电子效应，注入到下层栅极中积累电荷，从而调节薄膜晶体管的阈值电压均匀性。这有利于解决现有技术中的多晶硅薄膜晶体管阈值电压不均匀造成显示不均匀缺陷，以及阈值电压在工艺或使用过程中漂移，造成显示器件驱动困难或出现点屏缺陷的问题，同时由于本发明的双层栅极结构与双层栅极电容结构同时形成，不增加工艺复杂度。

附图说明

图1为根据本发明实施例的低温多晶硅阵列基板的结构示意图。

图2示出了根据本发明实施例的低温多晶硅阵列基板中，调整薄膜晶体管阈值电压的方法。

图3至图8示出了根据本发明实施例的制造低温多晶硅阵列基板的工艺流程图。

其中，附图标记说明如下：

101、基板；102、有源层；103、第一栅极绝缘层；104、第一栅极层；105、第一电容电极层；106、第二栅极绝缘层；107、第二栅极层；108、第二电容电极层；109、源极；110、漏极；111、电荷；501、801、金属层。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

本实施例提供了一种低温多晶硅阵列基板，图1示出了根据本发明实施例的低温多晶硅阵列基板的结构。

如图1所示，根据本实施例的低温多晶硅阵列基板包括：基板101；设置在基板101上的有源层102；设置在有源层102上的第一栅极绝缘层103，第一绝缘层103覆盖有源层102并且在基板101上延伸；形成在第一绝缘层103上的第一栅极层104，第一栅极层104在有源层102的上方，在第一绝缘层103上还包括第一电容电极层105，第一电容电极层105形成在基板101上远离有源层102的一侧；第二栅极绝缘层106，覆盖所述第一栅极层104和第一电容电极层105并且在第一栅极绝缘层103上延伸；第二栅极层107和第二电容电极层108，在第二栅极绝缘层106之上，并且第二栅极层107在第一栅极层104的上方，第二电容电极层108在第一电容电极层105上方。

对于根据本实施例的低温多晶硅阵列基板，基板101可以为预先清洗的玻璃等透明基板，在基板101上还可以包括氧化硅、氮化硅或者二者叠层形成的缓冲层(图中未示出)，以防止透明基板中的金属离子杂质扩散至有源层中而影响薄膜晶体管的工作特性。基板101也可以为采用有机物薄膜制成的柔性基板。有源层102的厚度为10nm至300nm之间，优选厚度为50nm至100nm之间。第一栅极绝缘层102和第二栅极绝缘层106可以采用单层的氧化硅、氮化硅或者二者的叠层，厚度为10nm至200nm之间。对于第一栅极绝缘层，为了方便热电子的注入，将第一绝缘层的厚度设定为10nm至40nm之间。第二栅极绝缘层106的厚度可以根据对存储电容的实际需求而设定。第一栅极层104、第二栅极层107、第一电容电极层105和第二电容电极层108可以为单层、两层或两层以上的结构，由金属、金属合金如钼、铝、钼钨等构成，厚度在100nm至500nm之间，优选厚度在150nm至400nm之间。

根据本实施例的低温多晶硅阵列基板具有双栅极结构，能够调节薄膜晶体管的阈值电压均匀性。图2示出了根据本发明实施例的低温多晶硅阵列基板中，调整薄膜晶体管阈值电压的方法。下面结合图2，具体描述调整薄膜晶体管阈值电压的方法。

如图2所示，在图2中左边的薄膜晶体管区域形成两层栅极层，即第一栅极层104和第二栅极层107。通过沟道热电子注入(沟道热电子注入是闪存中常用的一种“写”操作方式)的方法使第一栅极层104中形成电荷积累，从而改变第二栅极层107上需施加的电压大小，进而改变薄膜晶体管器件的阈值电压。其工作原理是，当在漏极110和第二栅极层107上同时加高电压，如大于10V(以N型薄膜晶体管为例，对P型薄膜晶体管为小于-10V)，沟道中的电子111在源极109和漏极110之间横向电场的加速下获得很高的能量，在漏极附近碰撞电离，产生高能电子。由于第一栅极层104电场同样加了高电压，可以对电子产生吸引作用，使部分电子跃过第一栅极绝缘层103的势垒(氧化硅为3.2电子伏特)，进入第一栅极层104。由于第一栅极层104上下均被绝缘层覆盖，进入的电子不会流失，从而对沟道形成附加电场，可以与第二栅极层107配合调整薄膜晶体管的阈值电压的大小。

因此，根据本实施例的低温多晶硅阵列基板具有双栅极结构，能够调节薄膜晶体管的阈值电压均匀性，有利于解决现有技术中的多晶硅薄膜晶体管阈值电压不均匀造成显示不均匀缺陷，以及阈值电压在工艺或使用过程中漂移，造成显示器件驱动困难或出现点屏缺陷的问题。

实施例二

本实施例提供了一种低温多晶硅阵列基板的制造方法，用于制造实施例一中描述的低温多晶硅阵列基板。图3至图8示出了根据本发明实施例的制造低温多晶硅阵列基板的工艺流程图。

如图3至图8所示，根据本实施例的多晶硅阵列基板的制造方法包括以下步骤。

如图3所示，首先，在步骤S1中，提供与预先清洗的玻璃等透明基板作为基板101，在基板101上可以形成包含采用氧化硅、氮化硅或者二者叠层的缓冲层，以防止透明基板中的金属离子杂质扩散至有源层中而影响TFT工作特性。或者为采用有机物薄膜制成的柔性基板。在基板101上采用PECVD、LPCVD等方法，在600℃的温度下沉积有源层102，沉积的有源层102的厚度为10nm至300nm之间，优选厚度为50nm至100nm之间。形成有源层102所采用的离子注入工艺可以是具有质量分析仪的离子注入、不具有质量分析仪的离子云式注入、等离子注入或者固态扩散式注入等方法。本实施例优选方案采用主流的离子云式注入方法，可根据设计需要采用含硼如B2H6/H2或者含磷如PH3/H2的混合气体进行注入，离子注入能量可为10～200keV，优选能量在40～100keV。注入剂量可在1x1011～1x1020atoms/cm³范围内，建议剂量为1x1014～1x1018atoms/cm³。需要说明的是，在具体的工艺过程中需要根据情况增加热处理脱氢、沉积诱导金属、热处理晶化、准分子激光照射晶化、掺杂杂质的激活等工艺，但本发明同样会起到有益的效果

如图4所示，接着，在步骤S2中，通过PECVD、LPCVD、APCVD或ECR-CVD等方法在基板101上沉积第一栅极绝缘层103，第一栅极绝缘层103可采用单层的氧化硅、氮化硅或者二者的叠层，其厚度设定为10nm至200nm之间，以方便热电子的注入。第一栅极绝缘层103覆盖有源层102，并且在基板101上延伸。

如图5所示，接着，在步骤S3中，在第一栅极绝缘层103上沉积金属层501，金属层501可以为单层、两层或两层以上的结构，由金属、金属合金如钼、铝、钼钨等构成，厚度在100nm至500nm之间。金属层501覆盖第一栅极绝缘层103。

如图6所示，接着，在步骤S4中，对金属层501进行图案化处理，同时形成第一栅极层104和第一电容电极层105。第一栅极层104和第一电容电极层105，形成在第一栅极绝缘层103之上不同的位置之处，第一栅极层104形成在有源层102的上方，第一电容电极层105形成在第一栅极绝缘层103之上远离有源层102的一侧。。

如图7所示，接着，在步骤S5中，形成覆盖第一栅极层104和第一电容电极层105的第二栅极绝缘层106，第二栅极绝缘层106的形成工艺与第一栅极绝缘层103的相同，第二栅极绝缘层106的厚度可以依据对存储电容的设计需而求设定。

如图8所示，接着，在步骤S6中，形成覆盖第二栅极绝缘层106的金属层801，金属层801可以为单层、两层或两层以上的结构，由金属、金属合金如钼、铝、钼钨等构成，厚度在100nm至500nm之间。金属层801覆盖第二栅极绝缘层106。

接着，在步骤S7中，对金属层801进行图案化处理，同时形成第二栅极层107和第二电容电极层108，得到如图1所示的低温多晶硅阵列基板的结构。第二栅极层107和第二电容电极层108，形成在第二栅极绝缘层106之上不同的位置之处，第二栅极层107形成在第一栅极层107的上方，与第一栅极层104一起形成多晶硅阵列基板的双栅极结构。第二电容电极层108形成在第一电容电极层105上方，第一电容电极层105、第二电容电极层108和第二栅极绝缘层106一起形成多晶硅阵列基板的存储电容结构。

因此，据本实施例的低温多晶硅阵列基板的制造方法，第一栅极层104和第二电容电极层105采用同一工艺一次同时形成，第二栅极层107和第二电容电极层108也采用同一工艺一次同时形成，这样，在形成低温多晶硅阵列基板的双栅极结构的同时不增加新的工艺步骤，不增加工艺的复杂度，以低成本实现调节薄膜晶体管的阈值电压。

根据本发明的低温多晶硅阵列基板具有双栅极结构，通过源极和漏极同时加高电压使栅极层存储电荷而调整薄膜晶体管的阈值电压，从而调节薄膜晶体管的阈值电压均匀性，有利于解决现有技术中的多晶硅薄膜晶体管阈值电压不均匀造成显示不均匀缺陷，以及阈值电压在工艺或使用过程中漂移，造成显示器件驱动困难或出现点屏缺陷的问题。而且本发明的低温多晶硅阵列基板的制造方法，能够在不增加工艺的情况下，形成低温多晶硅阵列基板的双栅极结构，不增加工艺复杂度，降低了成本。

注意，上述仅为本发明的较佳实施例及所运用技术的原理。本领域技术人员应当理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求决定。