半导体器件的制造方法与流程

本公开涉及布局设计系统、使用该布局设计系统的半导体器件及其制造方法。

背景技术：

用于增加半导体器件的密度的按比例缩放技术之一使用多栅晶体管，其中鳍形状或者纳米线形状的硅主体形成在基板上，然后栅极形成在硅主体的表面上。

多栅晶体管的使用允许容易的按比例缩放，因为它们包括三维沟道。此外，对于多栅晶体管，电流控制能力可以提高而不需要增加栅极长度。另外，有效地抑制短沟道效应(sce)是可能的，其中短沟道效应是沟道区的电势受漏极电压影响的现象。

技术实现要素：

本公开的一个技术目的是提供一种具有改善的操作特性的半导体器件的制造方法。

本公开的另一技术目的是提供一种用于制造具有改善的操作特性的半导体器件的布局设计系统。

本公开的再一技术目的是提供一种用于制造具有改善的操作特性的半导体器件的计算机程序。

本公开的再一技术目的是提供一种具有改善的操作特性的半导体器件。

根据本公开的目的不限于上面阐述的那些，并且对于本领域技术人员而言，除了上面阐述的那些之外的目的将从以下描述被清楚地理解。

根据这里公开的主题的以下描述的示范性实施例的一方面，提供一种半导体器件的制造方法，包括：加载第一布局，其中第一布局包括第一有源区和第一虚设区，并且第一有源区包括具有第一宽度的鳍型图案设计；通过用纳米线结构设计替代鳍型图案设计而产生第二布局；以及通过使用第二布局而形成纳米线结构，其中第二布局包括与第一有源区尺寸相同的第二有源区以及与第一虚设区尺寸相同的第二虚设区，纳米线结构设计具有大于第一宽度的第二宽度，纳米线结构包括：在第一方向上延伸的第一纳米线；第二纳米线，在第一方向上延伸并且形成在第一纳米线上且与第一纳米线间隔开；栅电极，围绕第一纳米线的周边并且在与第一方向交叉的第二方向上延伸；栅间隔物，形成在栅电极的侧壁上并且包括彼此面对的内侧壁和外侧壁，栅间隔物的内侧壁面对栅电极的侧表面；以及源极/漏极外延层，在栅电极的至少一侧上并且连接到第一纳米线。

根据另一示范性实施例，提供一种半导体器件的制造方法，包括：加载第一布局，其中第一布局包括平行地延伸的第一至第三鳍型图案设计；从第一布局去除第一至第三鳍型图案设计；通过将在第一方向上平行地延伸的第一纳米线结构设计和第二纳米线结构设计增加到第一布局而产生第二布局；以及通过使用第二布局在基板上形成第一纳米线结构和第二纳米线结构，其中第一纳米线结构包括在相同方向上延伸的至少两个纳米线。

根据另一示范性实施例，提供一种半导体器件的制造方法，包括：加载第一布局以及检测在第一布局中的第一有源区，其中在第一有源区中第一宽度的鳍型图案设计以第一节距间隔开；去除在第一有源区中的鳍型图案设计；通过用第二有源区替代第一有源区而产生包括第二有源区的第二布局，其中纳米线结构设计间隔开不同于第一节距的第二节距；通过使用第二布局而形成纳米线结构；以及通过使用上部结构布局在纳米线结构上形成接触，其中上部结构布局对应于第一布局。

根据又一个示范性实施例，提供一种半导体器件布局设计系统，包括：处理器；存储器，配置为存储第一布局和上部结构布局，该第一布局包括第一宽度的鳍型图案设计和虚设鳍型图案设计，该上部结构布局交叠鳍型图案设计，其中鳍型图案设计彼此间隔开第一节距；以及再设计模块，配置为使得处理器从第一布局去除鳍型图案设计和虚设鳍型图案设计并且增加大于第一宽度的第二宽度的纳米线结构设计和虚设纳米线结构设计以便产生第二布局，其中纳米线结构设计彼此间隔开第二节距，并且作为第一宽度的三倍与第一节距的两倍之和的距离等于作为第二宽度的两倍与第二节距之和的距离。

根据另一示范性实施例，提供一种记录在记录介质上的计算机程序，其在与计算装置结合时执行：加载包括第一宽度的鳍型图案设计和虚设鳍型图案设计的第一布局；从第一布局去除鳍型图案设计和虚设鳍型图案设计；以及通过增加大于第一宽度的第二宽度的纳米线结构设计和虚设纳米线结构设计而产生第二布局，其中纳米线结构设计彼此间隔开第二节距，并且作为第一宽度的三倍与第一节距的两倍之和的距离等于作为第二宽度的两倍与第二节距之和的距离。

根据又一示范性实施例，提供一种半导体器件，包括：基板，包括第一区和第二区，其中第一区包括第一有源区，第二区包括第二有源区，第一至第三鳍型图案在第一有源区中与基板相比进一步突出，第一和第二纳米线结构形成在第二有源区中的基板上，其中作为第一至第三鳍型图案的每个的宽度、第一和第二鳍型图案之间的节距、以及第二和第三鳍型图案之间的节距之和的距离等于作为第一和第二纳米线结构的宽度与第一和第二纳米线结构之间的节距之和的距离。

附图说明

通过参照附图详细描述本公开的示范性实施例，对于本领域普通技术人员而言，本公开的以上及其它目的、特征和优点将变得更明显，在附图中：

图1是提供来说明根据一些示范性实施例的布局设计系统的框图；

图2是提供来说明根据一些示范性实施例的半导体器件的制造方法的流程图；

图3是提供来比较两个布局以说明图2的再设计模块的操作的示范性视图；

图4是提供来比较图3的第一pmos区和第二pmos区的示范性视图；

图5是提供来详细说明图3的第一布局的布局图；

图6是提供来详细说明图3的第二布局的布局图；

图7是提供来详细说明与图5的第一布局交叠的上部结构布局的布局图；

图8是提供来详细说明与图6的第二布局交叠的上部结构布局的布局图；

图9是提供来说明根据一些示范性实施例的形成在图8的圈出部分k处的半导体器件的透视图；

图10是关于图9的线a-a'截取的截面图；

图11是关于图9的线b-b'截取的截面图；

图12是关于图9的线c-c'截取的截面图；

图13至25是示出制造的中间阶段的视图，提供来说明根据一些示范性实施例的半导体器件的制造方法；

图26是提供来说明根据一些示范性实施例的半导体器件的布局图；

图27是提供来说明根据一些示范性实施例的半导体器件的布局图；

图28是提供来说明根据一些示范性实施例的半导体器件的布局图；

图29是提供来说明根据一些示范性实施例的半导体器件的布局图；

图30是关于图29的线f-f'和g-g'截取的截面图；

图31是包括根据一些示范性实施例的半导体器件的电子系统的框图；以及

图32和33示出可以在其中应用根据一些示范性实施例的半导体器件的示范性半导体系统。

具体实施方式

现在将在下文参考附图更充分地说明本公开，在附图中示出了各种示范性实施例。然而，本发明可以以许多不同的形式实施，而不应被理解为限于在此阐述的示例示范性实施例。这些示例示范性实施例仅是示例，在这里不需要提供细节的许多实施例和变形是可能的。还应该强调，本公开提供替代示例的细节，但是这样的替代物的列举不是穷举的。此外，各种示例之间的细节的任何一致性不应该被解释为要求这样的细节—对于这里描述的每个特征列举每个可能的变形是不现实的。在确定本发明的要求时应该参考权利要求的语言。

在附图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。相同的附图标记始终指代相同的元件。虽然不同的图显示示范性实施例的变化，但是这些图不必旨在彼此互相排斥。而是，如将从以下详细说明的上下文看出的，当总体上考虑图和它们的描述时，在不同图中绘示和描述的某些特征可以与来自其它图的其它特征结合以导致不同的示范性实施例。

虽然这里描述的图可以使用诸如“一个示范性实施例”或者“某些示范性实施例”的语言被提及，但是这些图和它们的相应描述并非旨在与其它图或者描述互相排斥，除非上下文如此表示。因此，某些图的某些方面可以与其它图中的某些特征相同，和/或某些图可以是特定示范性实施例的不同表示或者不同部分。

将理解，当一元件被称为“连接到”或“联接到”另一元件时，它可以直接连接到或联接到另一元件，或者在另一元件上，或者可以存在居间元件。相反，当一元件被称为“直接连接到”或者“直接联接到”另一元件时，或者被称为“接触”另一元件或者“与”另一元件“接触”时，没有居间元件存在。用于描述元件之间的关系的其它词应该以相似的方式解释(例如，“在……之间”和“直接在……之间”、“相邻”和“直接相邻”等)。

将理解，尽管术语第一、第二、第三等在这里可以用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应被这些术语限制。除非上下文另外地表示，否则这些术语仅用于区分一个元件、部件、区域、层或者部分与另一元件、部件、区域、层或者部分，例如作为命名规则。因此，以下在说明书的一个部分中论述的第一元件、部件、区域、层或者部分可以在说明书的另一部分中或者权利要求中被称为第二元件、部件、区域、层或者部分而不脱离本发明的教导。此外，在某些情况下，即使一术语在本说明书中没有使用“第一”、“第二”等被描述，它仍然可以在权利要求中被称为“第一”或者“第二”以便将被不同地要求保护的元件彼此区分开。在此使用的术语仅仅是为了描述特定示范性实施例的目的，而非旨在限制本发明。如在此所用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另外指示。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任何及所有组合并且可以缩写为“/”。

除非另外限定，否则在此使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同含义。将进一步理解，术语，诸如那些在通用词典中限定的术语，应该被理解为具有与它们在相关技术和/或本申请的语境中的含义一致的含义，而不应被理解为理想化或过度形式化的含义，除非在此明确地如此限定。

这里描述的示范性实施例将参照平面图和/或截面图通过理想示意图被描述。因此，示范性视图可以根据制造技术和/或公差修改。因此，所公开的实施例不限于视图中所示的那些，而是包括基于制造工艺形成的构造中的变型。因此，图中例示的区域可以具有示意性的性质，并且图中所示的区域的形状可以例示本发明的方面对其没有限制的元件的区域的具体形状。

为了描述的容易，可以在这里使用空间关系术语，诸如“在……之下”、“在……下面”、“下”、“上方”、“上”等等，来描述一个元件或特征与其它(诸)元件或特征如图中所示的关系。将理解，空间关系术语旨在包括除图中所描绘的取向之外装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为“在”其它元件或特征“下面”或“之下”的元件将取向为在其它元件或特征“上方”。因此，术语“在……下面”能够涵盖之上和之下两种取向。装置可以被另外地取向(旋转90度或在其它取向)，并且这里使用的空间关系描述符被相应地解释。此外，如这里使用的这些空间关系术语诸如“在……上面”和“在……下面”具有它们的一般宽泛含义—例如，元件a可以在元件b上方，即使当俯瞰该两个元件时，在它们之间也没有交叠(正如空中的某物通常在地上的某物上方，即使它不在正上方)。

如在此使用的诸如“相同”、“相等”、“平坦”或者“共面”的术语，当指的是取向、布局、位置、形状、尺寸、量或者其它计量时，不一定意指精确相同的取向、布局、位置、形状、尺寸、量或者其它计量，而是旨在涵盖在例如由制造工艺导致的可能发生的允许误差内的接近相同的取向、布局、位置、形状、尺寸、量或者其它计量。术语“基本上”可以在此使用以强调该含义，除非上下文或者其它陈述另外地表示。例如，被描述为“基本上相同”、“基本上相等”或者“基本上平坦”的项目可以是精确地相同、相等或者平坦，或者可以在由例如制造工艺导致的可能发生的允许误差内相同、相等或者平坦。

虽然一些截面图的相应的平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图对于如将在平面图中示出的沿两个不同方向延伸和/或如将在透视图中示出的在三个不同方向延伸的多个器件结构提供支持。该两个不同方向可以彼此正交或者可以不彼此正交。该三个不同方向可以包括第三方向，该第三方向可以正交于该两个不同方向。多个器件结构可以集成在相同的电子器件中。例如，当器件结构(例如，存储单元结构或者晶体管结构)在截面图中被示出时，电子器件可以包括多个器件结构(例如，存储单元结构或者晶体管结构)，这将通过电子器件的平面图示出。多个器件结构可以布置为阵列和/或布置为二维图案。

在下文，将描述根据一些示范性实施例的布局设计系统、使用该布局设计系统的半导体器件及其制造方法。

图1是提供来说明根据一些示范性实施例的布局设计系统的框图，图2是提供来说明根据一些示范性实施例的半导体器件的制造方法的流程图。图3是提供来比较两个布局的示范性视图，以说明图2的再设计模块的操作，图4是提供来比较图3的第一pmos区和第二pmos区的示范性视图。图5是提供来详细描述图3的第一布局的布局图，图6是提供来详细描述图3的第二布局的布局图。图7是提供来详细描述与图5的第一布局交叠的上部结构布局的布局图，图8是提供来详细描述与图6的第二布局交叠的上部结构布局的布局图。图9是提供来说明根据一些示范性实施例的形成在图8的圈出部分k处的半导体器件的透视图，图10是关于图9的线a-a'截取的截面图。图11是关于图9的线b-b'截取的截面图，图12是关于图9的线c-c'截取的截面图。

如图1中所示，根据一些示范性实施例的布局设计系统包括存储器100、处理器200和再设计模块300。

存储器100可以存储布局。这里使用的“布局”可以指的是确定半导体器件的组成元件的尺寸、布置以及之间的连接的设计图。然而，示范性实施例不限于任何具体示例。因此，各个布局设计可以存储在除了存储器100之外的位置。

布局可以包括形成半导体元件的图案的形状和布置。布局可以将各个图案的形状存储为俯视图的形式。然而，示范性实施例不限于以上给出的示例。

布局可以通过先前设定的设计规则来设计。设计规则可以限定多个图案的形状、布置和节距。具体地，设计规则可以包括相邻图案之间的节距，该节距是预定距离或者更大。

根据一些示范性实施例，例如，这样的存储器100可以配置为非易失性存储器件。这样的非易失性存储器件的示例可以包括nand闪存、nor闪存、mram、pram、ram等等，但不限于此。根据一些示范性实施例，存储器100可以包括硬盘驱动器、磁存储器器件等等。

当某些算术运算在再设计模块300内是必要的时，处理器200可以用于执行该算术运算。虽然在附图中没有具体地示出，但处理器200可以另外包括高速缓冲存储器以提高计算能力。

此外，虽然图1将处理器200示出为一个单框，但示范性实施例不限于此。也就是，在一些示范性实施例中，处理器200可以配置为多核芯或者多集群(cluster)的形式。当处理器200被配置为多核芯或者多集群形式时，再设计模块300的计算速度可以提高。

虽然在附图中没有具体地示出，但处理器200可以另外包括高速缓冲存储器诸如l1、l2等等以提高计算能力。

如图1至8中所示，再设计模块300可以通过使用存储在存储器100处的第一布局l1来产生第二布局l2。这将在下面被详细地描述。

如图2的流程图中所示，在s100，再设计模块300加载第一布局l1。

第一布局l1可以被存储在存储器100处。第一布局l1可以是制造半导体器件的布局图。第一布局l1中可以包括鳍型图案设计。

具体地，如图3中所示，第一布局l1可以包括十一个鳍型图案设计。十一个鳍型图案设计可以包括六个有源鳍型图案设计af1、af2、af3、af4、af5和af6以及五个虚设鳍型图案设计df1、df2、df3、df4和df5。

第一布局l1可以表示一个单元。第一布局l1的单元高度hc可以是预定值。

第一布局l1可以包括第一有源区act1和第一虚设区dr1。第一有源区act1可以包括第一pmos区p-act1和第一nmos区n-act1。第一pmos区p-act1可以是在该处形成p型mosfet器件的区域。第一nmos区n-act1可以是在该处形成n型mosfet器件的区域。第一pmos区p-act1和第一nmos区n-act1可以彼此间隔开。

第一虚设区dr1可以包括电源轨区pr_1和第一中间线(middle-of-line,mol)区mol1。电源轨区pr_1可以包括第一电源轨区pr1和第二电源轨区pr2。第一电源轨区pr1可以与第一pmos区p-act1接触而不与第一nmos区n-act1接触。即，第一pmos区p-act1可以位于第一电源轨区pr1和第一mol区mol1之间。

第二电源轨区pr2可以与第一nmos区n-act1接触而不与第一pmos区p-act1接触。即，第一nmos区n-act1可以位于第二电源轨区pr2和第一mol区mol1之间。

第一mol区mol1可以位于第一pmos区p-act1与第一nmos区n-act1之间。第一mol区mol1可以不接触第一电源轨区pr1和第二电源轨区pr2。

第一虚设鳍型图案设计df1可以形成在第一电源轨区pr1中。虚设鳍型图案设计df1-df5可以是不被用作有源的鳍型图案设计。第五虚设鳍型图案设计df5可以形成在第二电源轨区pr2中。

第一电源轨区pr1和第二电源轨区pr2可以起到为整个单元供电的作用。例如，第一电源轨区pr1可以供给正电，第二电源轨区pr2可以供给负电。然而，示范性实施例不限于以上给出的示例。

第一mol区mol1可以包括第二至第四虚设鳍型图案设计df2-df4。第二至第四虚设鳍型图案设计df2-df4可以被形成用于第一至第六有源鳍型图案设计af1-af6的均匀排列。也就是，因为使用双图案化技术(dpt)或者四图案化技术(qpt)等等会涉及形成没有被实际上使用的虚设鳍型图案，所以对于这个的设计可以包括在第一布局l1中。

第一pmos区p-act1可以包括第一至第三有源鳍型图案设计af1-af3。第一nmos区n-act1可以包括第四至第六有源鳍型图案设计af4-af6。

第一pmos区p-act1的宽度可以对应于预定的有源高度ha。第一nmos区n-act1的宽度也可以对应于相同的有源高度ha。

第二布局l2可以包括第二有源区act2和第二虚设区dr2。第二有源区act2可以包括第二pmos区p-act2和第二nmos区n-act2。第二pmos区p-act2可以是在该处形成p型mosfet器件的区域。第二nmos区n-act2可以是在该处形成n型mosfet器件的区域。第二pmos区p-act2和第二nmos区n-act2可以彼此间隔开。

第二布局l2可以表示一个单元。第二布局l2的单元高度hc可以是预定值。第二布局l2的单元高度hc可以与第一布局的单元高度hc相同。

第二虚设区dr2可以包括电源轨区pr_2和第二mol区mol2。电源轨区pr_2可以包括第三电源轨区pr3和第四电源轨区pr4。第三电源轨区pr3可以与第二pmos区p-act2接触，而不与第二nmos区n-act2接触。也就是，第二pmos区p-act2可以位于第三电源轨区pr3与第二mol区mol2之间。

第四电源轨区pr4可以与第二nmos区n-act2接触，而不与第二pmos区p-act2接触。也就是，第二nmos区n-act2可以位于第四电源轨区pr4与第二mol区mol2之间。

第二mol区mol2可以位于第二pmos区p-act2与第二nmos区n-act2之间。第二mol区mol2可以不接触第三电源轨区pr3和第四电源轨区pr4。

第一虚设纳米线结构设计dmbc1可以形成在第三电源轨区pr3中。虚设纳米线结构设计dmbc1-dmbc4可以是未被用作有源的纳米线结构设计。第四虚设纳米线结构设计dmbc4可以形成在第四电源轨区pr4中。

第三电源轨区pr3和第四电源轨区pr4可以起到为整个单元供电的作用。例如，第三电源轨区pr3可以供给正电，第四电源轨区pr4可以供给负电。然而，示范实施方式不限于以上给出的示例。

第二mol区mol2可以包括第二虚设纳米线结构设计dmbc2和第三虚设纳米线结构设计dmbc3。第二虚设纳米线结构设计dmbc2和第三虚设纳米线结构设计dmbc3可以被形成用于第一至第四有源鳍型图案设计ambc1-ambc4的均匀排列。也就是，因为使用双图案化技术(dpt)或者四图案化技术(qpt)等等会涉及形成没有被实际上使用的虚设鳍型图案，所以对于其的设计可以包括在第二布局l2中。

第二pmos区p-act2可以包括第一有源纳米线结构设计ambc1和第二有源纳米线结构设计ambc2。第二nmos区n-act2可以包括第三有源纳米线结构设计ambc3和第四有源纳米线结构设计ambc4。

第二pmos区p-act2的宽度可以对应于预定的有源高度ha。第二nmos区n-act2的宽度也可以对应于相同的有源高度ha。也就是，单元高度hc和有源高度ha二者可以在第一布局l1和第二布局l2中是相同的。

如图2的流程图所示，在s200，再设计模块300再设计第一布局l1，从而形成第二布局l2。

不同于第一布局l1，第二布局l2中可以不包括鳍型图案设计。在第二布局l2中，可以去除第一布局l1的鳍型图案设计并且可以增加纳米线结构。纳米线结构可以是多桥沟道(multi-bridgechannel,mbc)fet元件。

具体地，如图3和4所示，第一pmos区p-act1可以用第二pmos区p-act2替换。第一pmos区p-act1的第一至第三有源鳍型图案af1-af3可以用第二pmos区p-act2的第一和第二有源纳米线结构ambc1和ambc2替代。

因为第一pmos区p-act1的有源高度ha和第二pmos区p-act2的有源高度ha相同，所以在用第一和第二有源纳米线结构设计ambc1和ambc2替代第一至第三有源鳍型图案设计af1-af3方面可能存在某种限制。

也就是，作为第一至第三有源鳍型图案设计af1-af3的宽度与第一至第三有源鳍型图案设计af1-af3之间的节距之和的距离可以等于作为第一和第二有源纳米线结构设计ambc1和ambc2的宽度与第一和第二有源纳米线结构设计ambc1和ambc2之间的节距之和的距离。即，这些距离必须等于有源高度ha。

第一nmos区n-act1可以用第二nmos区n-act2替代。第一nmos区n-act1的第四至第六有源鳍型图案设计af4-af6可以用第二nmos区n-act2的第三和第四有源纳米线结构设计ambc3和ambc4替代。

因为第一nmos区n-act1的有源高度ha与第二nmos区n-act2的有源高度ha相等，所以在用第三和第四有源纳米线结构设计ambc3和ambc4替代第四至第六有源鳍型图案设计af4-af6方面可能存在某种限制。

也就是，作为第四至第六有源鳍型图案设计af4-af6的宽度与第四至第六有源鳍型图案设计af4-af6之间的节距之和的距离可以等于第三和第四有源纳米线结构设计ambc3和ambc4的宽度与第三和第四有源纳米线结构设计ambc3和ambc4之间的节距之和的距离。也就是，这些距离必须等于有源高度ha。

为了增加半导体器件的集成密度，鳍型图案的宽度将必须逐渐变窄。然而，可能存在由于与工艺相关的问题所引起的限制。代替地，当鳍型图案被替代为与纳米线堆叠的多桥沟道的形式时，若干沟道被垂直地形成。在这种情况下，比鳍型图案设计少的数目的纳米线结构可以被替代。因此，每个纳米线结构的宽度可以形成得比每个鳍型图案的宽度相对更宽。结果，能够克服与工艺相关的限制。

此外，纳米线结构可以具有比鳍型图案更大的宽度，使得根据一些示范性实施例的半导体器件可以具有减小的边缘电容。也就是，与制造有第一布局l1的半导体器件相比，制造有根据一些示范性实施例的布局设计系统产生的第二布局l2的半导体器件可以具有提高的交流电(ac)性能。

如图5中所示，第一布局l1可以包括均匀的排列。也就是，第一虚设鳍型图案设计df1、第一至第三有源鳍型图案设计af1-af3、第二至第四虚设鳍型图案设计df2-df4、第四至第六有源鳍型图案设计af4-af6以及第五虚设鳍型图案设计df5可以顺序地平行设置。

第一虚设鳍型图案设计df1、第一至第三有源鳍型图案设计af1-af3、第二至第四虚设鳍型图案设计df2-df4、第四至第六有源鳍型图案设计af4-af6以及第五虚设鳍型图案设计df5可以全部具有相同的第一宽度w1。第一虚设鳍型图案设计df1、第一至第三有源鳍型图案设计af1-af3、第二至第四虚设鳍型图案设计df2-df4、第四至第六有源鳍型图案设计af4-af6以及第五虚设鳍型图案设计df5可以全部彼此间隔开相同的第一节距p1。

如图6所示，第二布局l2可以包括均匀的排列。也就是，第一虚设纳米线结构设计dmbc1、第一和第二有源纳米线结构设计ambc1和ambc2、第二和第三虚设纳米线结构设计dmbc2和dmbc3、第三和第四有源纳米线结构设计ambc3和ambc4、以及第四虚设纳米线结构设计dmbc4可以顺序地平行设置。

也就是，第一和第二有源纳米线结构设计ambc1和ambc2、第二和第三虚设纳米线结构设计dmbc2和dmbc3、以及第三和第四有源纳米线结构设计ambc3和ambc4可以全部具有相同的第二宽度w2。第二宽度w2可以等于或者大于第一宽度w1的两倍，并且等于或小于第一宽度w1的四倍。

第一和第二有源纳米线结构设计ambc1和ambc2、第二和第三虚设纳米线结构设计dmbc2和dmbc3、以及第三和第四有源纳米线结构设计ambc3和ambc4可以彼此间隔开第二节距p2。第二节距p2可以是在从有源高度ha减去第二宽度w2的两倍之后剩下的余数。

第三电源轨区pr3的第一虚设纳米线结构设计dmbc1和第四电源轨区pr4的第四虚设纳米线结构设计dmbc4可以具有不同于第二宽度w2的第三宽度w3。

此外，第一虚设纳米线结构设计dmbc1和第一有源纳米线结构设计ambc1之间的第三节距p3可以不同于第二节距p2。此外，第四虚设纳米线结构设计dmbc4和第四有源纳米线结构设计ambc4之间的第三节距p3可以不同于第二节距p2。

如图7中所示，具有多个第一栅电极设计g1'-g3'和第一接触设计c1'、c2'的上部结构布局可以在第一布局l1上交叠。上部结构布局可以表示包括形成在鳍型图案上的栅电极、接触等等的设计的位置和布置。

具体地，第一栅电极设计g1'-g3'可以在与鳍型图案设计延伸的方向交叉的方向上延伸。第一接触设计c1'、c2'可以形成在第一有源区act1和第一虚设区dr1中。然而，这里示出的第一接触设计c1'和c2'的位置和数目仅被提供为一示例，示范性实施例不限于此。

如图8中所示，具有多个第二栅电极设计g1-g3和第二接触设计c1和c2的上部结构布局可以在第二布局l2上交叠。上部结构布局可以表示包括形成在鳍型图案上的栅电极、接触等等的设计的位置和布置。

具体地，第二栅电极设计g1-g3可以在与鳍型图案设计延伸的方向交叉的方向上延伸。第二接触设计c1和c2可以形成在第二有源区act2和第二虚设区dr2中。然而，这里示出的第二接触设计c1和c2的位置和数目仅被提供为一示例，示范性实施例不限于此。

如图7和8中所示，上部结构布局可以根本不修改并且被应用到第二布局。也就是，半导体器件可以通过使用作为第一布局l1的再设计布局的第二布局l2以及上部结构布局而制造。也就是，第二布局l2可以完全替代第一布局l1。结果，根据一些示范性实施例的半导体器件的制造方法可以最小化设计规划过程中的浪费并且有效地制造半导体器件。

如图2中所示，在s300，纳米线结构通过使用第二布局l2形成。

图9至12是提供来说明在图8的圈出部分k中形成的纳米线结构的视图。也就是，图9是提供来说明根据一些示范性实施例的形成在图8的圈出部分k处的半导体器件的透视图，图10是关于图9的线a-a'截取的截面图。图11是关于图9的线b-b'截取的截面图，图12是关于图9的线c-c'截取的截面图。

如图9至12中所示，根据一些示范性实施例的半导体器件的纳米线结构可以包括基板100、鳍型图案110、第一纳米线nw1、栅电极130、栅间隔物140、源极/漏极150等等。

基板100例如可以是体硅或者绝缘体上硅(soi)。作为选择，基板100可以是硅基板，或者可以包括其它材料，诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或者镓锑化物。作为选择，基板100可以是其上形成有外延层的基底基板。

鳍型图案110可以从基板100突出。场绝缘膜105可以至少部分地覆盖鳍型图案110的侧壁。鳍型图案110可以由场绝缘膜105限定。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜和其组合中的一个。

如图9中所示，鳍型图案110的侧壁可以被场绝缘膜105完全地围绕，但是注意，这仅是为了示例性的目的，并且示范性实施例不限于此。

鳍型图案110可以在第一方向x上伸长。也就是，鳍型图案110可以包括沿着第一方向x延伸的长边以及在第二方向y上延伸的短边。

鳍型图案110可以通过部分地蚀刻基板100而形成，并且可以包括从基板100生长的外延层。例如，鳍型图案110可以包括元素半导体材料，诸如硅或者锗。此外，例如，鳍型图案110可以包括化合物半导体，诸如iv-iv族化合物半导体或者iii-v族化合物半导体。

例如，在iv-iv族化合物半导体的情况中，鳍型图案110可以是包括碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种或更多种的二元化合物或者三元化合物，或者是掺杂有iv族元素的这些化合物。

在iii-v族化合物半导体的情况中，例如，鳍型图案110可以是通过从铝(al)、镓(ga)和铟(in)选择的至少一种iii族元素与从磷(p)、砷(as)和锑(sb)选择的一种v族元素的组合而形成的二元化合物、三元化合物或者四元化合物。

在下面的描述中，假设根据示范性实施例的半导体器件的鳍型图案110包括硅。

第一纳米线nw1可以形成在基板100上，同时与基板100间隔开。第一纳米线nw1可以在第一方向x上延伸。

具体地，第一纳米线nw1可以形成在鳍型图案110上，同时与鳍型图案110间隔开。第一纳米线nw1可以交叠鳍型图案110。第一纳米线nw1可以形成在鳍型图案110上，而不是形成在场绝缘膜105上。

如图11中所示，第一纳米线nw1在第二方向y上的宽度可以等于鳍型图案110在第二方向y上的宽度，但是注意，这仅是为了说明的方便而示出，示范性实施例不限于此。此外，虽然示出了第一纳米线nw1具有方形截面，但示范性实施例不限于此。当然，第一纳米线nw1的拐角可以通过修整等等而被倒圆。

第一纳米线nw1可以用作晶体管的沟道区。用于第一纳米线nw1的材料可以根据半导体器件是pmos还是nmos而改变，但是示范性实施例不限于此。

此外，第一纳米线nw1可以包括与鳍型图案110的材料相同的材料，或者包括与鳍型图案110的材料不同的材料。然而，为了说明的方便，这里将假设根据示范性实施例的半导体器件的第一纳米线nw1均包括硅。

第二纳米线nw2可以形成在基板100上，同时与基板100间隔开。第二纳米线nw2可以在第一方向x上延伸。

与第一纳米线nw1可以与基板100间隔开的距离相比，第二纳米线nw2可以与基板100间隔得更远。也就是，从鳍型图案110的上表面到第二纳米线nw2的高度大于从鳍型图案110的上表面到第一纳米线nw1的高度。

第二纳米线nw2可以交叠鳍型图案110。第二纳米线nw2可以形成在鳍型图案110上，而不是形成在场绝缘膜105上。

第二纳米线nw2可以用作晶体管的沟道区。因此，第二纳米线nw2可以包括与第一纳米线nw1相同的材料。

栅电极130可以形成在场绝缘膜105和鳍型图案110上。栅电极130可以在第二方向y上延伸。

栅电极130可以形成为围绕与鳍型图案110的上表面间隔开的第一纳米线nw1的周边。栅电极130也可以形成于在第一纳米线nw1和鳍型图案110之间限定的空间中。

栅电极130可以形成为围绕第二纳米线nw2的周边。栅电极130可以形成于在第一纳米线nw1和第二纳米线nw2之间限定的空间中。

栅电极130可以包括导电材料。如所示出的，栅电极130可以是单层，但不限于此。也就是，栅电极130可以包括填充导电层以及调节功函数的功函数导电层，该填充导电层填充由用于功函数调节的功函数导电层形成的空间。

例如，栅电极130可以包括tin、wn、tan、ru、tic、tac、ti、ag、al、tial、tialn、tialc、tacn、tasin、mn、zr、w和al中的至少之一。作为选择，栅电极130可以均由非金属元素诸如si、sige等等形成。例如，以上描述的栅电极130可以通过置换工艺形成，但不限于此。

如图12中所示，栅间隔物140可以形成在栅电极130的在第二方向y上延伸的相对侧壁上。栅间隔物140可以形成在第一纳米线nw1的相对侧上，同时彼此面对。栅间隔物140可以均包括通孔140h1、140h2。

栅间隔物140可以设置在第一纳米线nw1的相对端部上以及第二纳米线nw2的相对端部上。栅间隔物140可以均包括多个通孔140h1、140h2。

第一纳米线nw1可以穿过栅间隔物140。第一纳米线nw1可以穿过通孔140h1。栅间隔物140可以与第一纳米线nw1的侧表面的一部分的周边完全接触。

第二纳米线nw2可以穿过栅间隔物140。第二纳米线nw2可以穿过多个通孔140h1、140h2中的一个通孔140h2。第二纳米线nw2的端部的周边可以与栅间隔物140接触。

当第一纳米线nw1的被栅电极130围绕的拐角通过例如修整工艺被倒圆时，第一纳米线nw1的侧表面与栅间隔物140接触的部分可以具有与被栅电极130围绕的第一纳米线nw1的截面不同的截面。

像第一纳米线nw1一样，当第二纳米线nw2的被栅电极130围绕的拐角通过例如修整工艺被倒圆时，第二纳米线nw2的与栅间隔物140接触的端部可以具有与被栅电极130围绕的第二纳米线nw2的截面不同的截面。

栅间隔物140可以关于栅电极130形成在栅电极130的两侧，并且第一纳米线nw1和第二纳米线nw2可以具有与在两侧的栅间隔物140的全部外侧壁相同的平面。也就是，第一纳米线nw1和第二纳米线nw2的端部以及栅间隔物140的外侧壁可以不突出。

第二纳米线nw2可以与第一纳米线nw1对准。第二纳米线nw2可以在第三方向z上与第一纳米线nw1交叠。第一纳米线nw1和第二纳米线nw2可以具有彼此相等的长度。然而，示范性实施例不限于以上给出的示例。此外，第一纳米线nw1和第二纳米线nw2可以在第三方向z上对准。

栅间隔物140可以包括外部间隔物141和内部间隔物142。外部间隔物141可以与内部间隔物142直接接触。内部间隔物142可以设置在鳍型图案110的上表面与第一纳米线nw1之间以及在第一纳米线nw1与第二纳米线nw2之间。如图12的y-z截面中所示，内部间隔物142可以被第一纳米线nw1、第二纳米线nw2、鳍型图案110和外部间隔物141围绕。

内部间隔物142可以设置在鳍型图案110的上表面与第一纳米线nw1之间以及在第一纳米线nw1与第二纳米线nw2之间。也就是，内部间隔物142可以包括在第三方向z上彼此间隔开的多个绝缘图案。

如图12中所示，第二纳米线nw2的最高表面可以与外部间隔物141接触并且第二纳米线nw2的最低表面可以与内部间隔物142接触，虽然示范性实施例不限于此。因此，第二纳米线nw2的最高表面和第二纳米线nw2的最低表面当然可以与内部间隔物142接触。

外部间隔物141和内部间隔物142可以包括彼此不同的材料。当包括在外部间隔物141中的材料具有第一介电常数并且包括在内部间隔物142中的材料具有第二介电常数时，第一介电常数和第二介电常数可以彼此不同。

在根据一示范性实施例的半导体器件中，包括在外部间隔物141中的材料可以具有比包括在内部间隔物142中的材料的介电常数大的介电常数。可以通过使第二介电常数低于第一介电常数而减小栅电极130与源极/漏极150之间的边缘电容。

例如，外部间隔物141可以包括硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅碳氮氧化物(sicon)和其组合中的至少之一。例如，内部间隔物142可以包括低k电介质材料、硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅碳氮氧化物(sicon)和其组合中的至少之一。低k电介质材料可以是具有比硅氧化物低的介电常数的材料。

栅绝缘膜147可以形成在第一纳米线nw1和栅电极130之间以及在第二纳米线nw2和栅电极130之间。栅绝缘膜147可以沿着第二纳米线nw2的周边形成。此外，栅绝缘膜147也可以形成在场绝缘膜105和栅电极130之间、鳍型图案110和栅电极130之间、以及栅间隔物140和栅电极130之间。

例如，栅绝缘膜147可以包括界面膜146和高k绝缘膜145，但是不限于此。也就是，根据用于第一纳米线nw1的材料等等，栅绝缘膜147的界面膜146可以被省略。

因为界面膜146可以形成在第一纳米线nw1的周边上，所以界面膜146可以形成在第一纳米线nw1和栅电极130之间以及在鳍型图案110和栅电极130之间。同时，高k绝缘膜145可以形成在第一纳米线nw1和栅电极130之间、鳍型图案110和栅电极130之间、场绝缘膜105和栅电极130之间、以及栅间隔物140和栅电极130之间。

栅绝缘膜147可以沿着第一纳米线nw1和第二纳米线nw2的周边形成。栅绝缘膜147可以沿着场绝缘膜105的上表面以及鳍型图案110的上表面形成。另外，栅绝缘膜147可以沿着栅间隔物140的侧壁形成。栅绝缘膜147可以沿着外部间隔物141和内部间隔物142的侧壁形成。

当第一纳米线nw1和第二纳米线nw2包括硅时，界面膜146可以包括硅氧化物膜。在这时，界面膜146可以形成在第一纳米线nw1和第二纳米线nw2的周边上以及在鳍型图案110的上表面上，但是可以不沿着栅间隔物140的侧壁形成。

高k绝缘膜145可以包括具有比硅氧化物膜高的介电常数的高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的一种或更多种，但不限于此。

如上所述，当界面膜146被省略时，高k绝缘膜145可以不仅包括高k电介质材料，而且还包括硅氧化物膜、硅氮氧化物膜、硅氮化物膜等等。

源极/漏极150可以形成在栅电极130的两侧。源极/漏极150可以形成在鳍型图案110上。源极/漏极150可以包括形成在鳍型图案110的上表面上的外延层。

源极/漏极150的外周边可以呈现各种形状。例如，源极/漏极150的外周边可以成形为菱形、圆形、矩形和八边形中的至少之一。图9示出例如菱形形状(或者五边形或者六边形形状)。

源极/漏极150可以与被用作沟道区的第一纳米线nw1和第二纳米线nw2直接连接。即，源极/漏极150可以与穿过栅间隔物140的通孔140h1、140h2的第一纳米线nw1和第二纳米线nw2直接连接。

然而，源极/漏极150可以不与栅绝缘膜147直接接触。栅间隔物140可以位于源极/漏极150和栅绝缘膜147之间。更具体而言，因为内部间隔物142的一个侧壁可以与栅绝缘膜147接触，而内部间隔物142的另一侧壁可以与源极/漏极150接触，所以源极/漏极150与栅绝缘膜147可以在第一纳米线nw1、第二纳米线nw2和基板100之间彼此不接触。此外，因为外部间隔物141与第一纳米线nw1的最高部分接触，所以源极/漏极150和栅绝缘膜147可以在第一纳米线nw1上方彼此不接触。

在下文，将参照图10和图13至27说明根据一示范实施方式的半导体器件的制造方法。在下面的描述中，为了简洁起见，与以上已经提供的示范性实施例重叠的描述将不被描述或者将尽可能简要地描述。

基于图13至27制造的半导体器件对应于以上参照图9至12描述的半导体器件。

图13至25是示出制造的中间阶段的视图，提供来说明根据一些示范性实施例的半导体器件的制造方法。为了参考，图24是关于图23的线d-d截取的截面图，图25是关于图23的线e-e截取的截面图。

如图13中所示，第一牺牲膜2001、第一有源膜2002、第二牺牲膜2003、第二有源膜2004和第三牺牲膜2005顺序地形成在基板100上。

第一牺牲膜2001、第二牺牲膜2003和第三牺牲膜2005可以包括相同的材料，并且第一牺牲膜2001和第一有源膜2002可以包括不同的材料。对于根据一示范性实施例的半导体器件的制造方法的以下说明，假设第一至第三牺牲膜2001至2005包括相同的材料。还假设第一有源膜2002和第二有源膜2004可以包括相对于第一牺牲膜2001具有蚀刻选择性的材料。

例如，基板100以及第一有源膜2002和第二有源膜2004可以包括可用作晶体管的沟道区的材料。也就是，在pmos的情况下，第一有源膜2002和第二有源膜2004可以包括高空穴迁移率的材料，而在nmos的情况下，第一有源膜2002和第二有源膜2004可以包括具有高电子迁移率的材料。

第一至第三牺牲膜2001至2005可以包括具有与第一有源膜2002和第二有源膜2004相似的晶格常数和晶格结构的材料。也就是，第一至第三牺牲膜2001至2005可以是半导体材料，或者是结晶金属材料。

在以下的说明中，还假设第一有源膜2002和第二有源膜2004包括硅并且第一至第三牺牲膜2001至2005均包括硅锗。

虽然图13将第一有源膜2002和第二有源膜2004示为两个膜，但这样示出仅为了说明的方便并且示范性实施例不限于此。

此外，虽然图13示出第三牺牲膜2005位于层叠膜结构的最高部分，但示范性实施例不限于此。因此，第二有源膜2004当然可以位于层叠膜结构的最高部分。

接着，第一掩模图案2103形成在第三牺牲膜2005上。第一掩模图案2103可以在第一方向x上伸长。

例如，第一掩模图案2103可以由包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少之一的材料形成。

如图14中所示，以第一掩模图案2103作为掩模进行蚀刻工艺，因此形成鳍型结构110p。

鳍型结构110p可以通过图案化第三牺牲膜2005、第二有源膜2004、第二牺牲膜2003、第一有源膜2002、第一牺牲膜2001和基板100的一部分而形成。

鳍型结构110p可以形成在基板100上并且从基板100突出。类似于第一掩模图案2103，鳍型结构110p可以在第一方向x上延伸。

在鳍型结构110p中，鳍型图案110、第一牺牲图案121、第一预布线图案122、第二牺牲图案123、第二预布线图案124以及第三牺牲图案125可以顺序地堆叠在基板100上。

如图15中所示，覆盖鳍型结构110p的侧壁的至少一部分的场绝缘膜105可以形成在基板100上。

具体地，覆盖鳍型结构110p的场绝缘膜105形成在基板100上。通过场绝缘膜105的平坦化工艺，鳍型结构110p的上表面和场绝缘膜105的上表面可以在相同的平面中。

第一掩模图案2103可以在平坦化的工艺中被去除，但不限于此。

然后场绝缘膜105的上部分被凹进，因此暴露鳍型结构110p的一部分。凹进工艺可以包括蚀刻工艺。也就是，鳍型结构110p可以形成为在场绝缘膜105上突出。

如图15中所示，第三牺牲图案125、第二预布线图案124、第二牺牲图案123、第一预布线图案122和第一牺牲图案121可以在场绝缘膜105的上表面上突出，并且鳍型图案110的侧壁可以被场绝缘膜105完全地围绕，但是示范性实施例不限于此。也就是，鳍型图案110的侧壁的一部分可以通过场绝缘膜105的上部分凹进工艺而在场绝缘膜105的上表面上突出。

在导致鳍型结构110p的该部分向上突出得高于场绝缘膜105的上表面的凹进工艺之前和/或之后，为了阈值电压调节的目的，第一预布线图案122和第二预布线图案124可以被掺杂。当半导体器件是nmos晶体管时，杂质可以是硼(b)。当半导体器件是pmos晶体管时，杂质可以是磷(p)或者砷(as)，但不限于此。

如图16中所示，与鳍型结构110p交叉并且在第二方向y上延伸的虚设栅图案135可以通过用第二掩模图案2104执行蚀刻工艺而形成。虚设栅图案135可以形成在鳍型结构110p上。

虚设栅图案135可以包括虚设栅绝缘膜136和虚设栅电极137。例如，虚设栅绝缘膜136可以包括硅氧化物膜，并且虚设栅电极137可以包括多晶硅或者非晶硅。

如图17中所示，外部间隔物141可以形成在虚设栅图案135的侧壁上。即，外部间隔物141可以形成在虚设栅绝缘膜136的侧壁以及虚设栅电极137的侧壁上。

具体地，覆盖虚设栅图案135和鳍型结构110p的第一间隔物膜形成在场绝缘膜105上。然后，第一间隔物膜可以被回蚀刻，于是在虚设栅图案135的侧壁上留下外部间隔物141。

如图18中所示，与虚设栅电极137和外部间隔物141不交叠的鳍型结构110p通过使用包括虚设栅电极137的虚设栅图案135和外部间隔物141作为掩模被去除。通过这样做，凹陷150r可以形成在鳍型结构110p内。凹陷150r的底表面可以是鳍型图案110。

形成外部间隔物141和形成凹陷150r可以被同时执行，虽然示范性实施例不限于此。即，在外部间隔物141被形成之后，凹陷150r可以通过去除鳍型结构110p的一部分而形成。

当凹陷150r正被形成于鳍型结构110p中时，不交叠虚设栅电极137和外部间隔物141的第一至第三牺牲图案121至125可以被去除。此外，当凹陷150r正被形成于鳍型结构110p中时，可以通过去除不交叠虚设栅电极137和外部间隔物141的第一预布线图案122和第二预布线图案124而形成第一纳米线nw1和第二纳米线nw2。

借助凹陷150r的存在，第一牺牲图案121的截面、第二牺牲图案123的截面以及第三牺牲图案125的截面、第一纳米线nw1的截面和第二纳米线nw2的截面可以暴露。

如图19中所示，通过凹陷150r暴露并且与外部间隔物141交叠的至少一部分第一牺牲图案121、至少一部分第二牺牲图案123以及至少一部分第三牺牲图案125可以被去除。结果，凹陷(dimple)142r可以形成在外部间隔物141与第一纳米线nw1和第二纳米线nw2之间。

凹陷142r可以是在第一方向x上降下得远于通过凹陷150r暴露的第一纳米线nw1和第二纳米线nw2的截面的形状。

例如，凹陷142r可以通过使用选择蚀刻工艺形成。具体地，凹陷142r可以通过使用对于第一至第三牺牲图案121至125具有比对于第一纳米线nw1和第二纳米线nw2的蚀刻速率更高的蚀刻速率的蚀刻剂的蚀刻工艺而形成。

如图20中所示，内部间隔物142可以通过用绝缘材料填充凹陷142r而形成。

例如，可以形成填充凹陷142r的第二间隔物膜。第二间隔物膜可以是具有良好的间隙填充能力的材料。第二间隔物膜还可以形成在场绝缘膜105、外部间隔物141的侧壁上，并且还在虚设栅图案135上。

然后，可以通过蚀刻第二间隔物膜直到暴露与虚设栅图案135和外部间隔物141不交叠的鳍型图案110的上表面而执行蚀刻工艺。结果，可以形成内部间隔物142。

在这时，内部间隔物142的厚度可以被确定。内部间隔物142的厚度可以等于外部间隔物141的厚度。然而，示范性实施例不限于以上给出的任何示例。内部间隔物142的厚度可以不同于外部间隔物141的厚度。

因此，可以形成包括外部间隔物141和内部间隔物142的栅间隔物140。

此外，由外部间隔物141和内部间隔物142限定的通孔140h1、140h2可以形成在栅间隔物140中。第一纳米线nw1和第二纳米线nw2可以通过通孔140h1、140h2暴露。也就是，第一纳米线nw1和第二纳米线nw2可以分别穿过通孔140h1、140h2。

如图21中所示，可以形成填充凹陷150r的源极/漏极150。源极/漏极150可以形成在虚设栅图案135的两侧。

源极/漏极150可以用暴露的鳍型图案110以及第一纳米线nw1和第二纳米线nw2作为籽晶层而形成，虽然示范性实施例不限于此。籽晶层当然可能被另外形成在通过凹陷150r暴露的第一纳米线nw1和鳍型图案110的突出截面上。

源极/漏极150可以形成为覆盖内部间隔物142。源极/漏极150可以接触内部间隔物142。

源极/漏极150可以通过外延工艺形成。依据根据示范性实施例的半导体器件是n型晶体管还是p型晶体管，用于包括在源极/漏极150中的外延层的材料可以改变。此外，根据需要，杂质可以在外延工艺期间被原位掺杂。

如图22中所示，覆盖源极/漏极150、栅间隔物140、虚设栅图案135等等的层间绝缘膜180可以形成在场绝缘膜105上。

层间绝缘膜180可以包括低k材料、氧化物膜、氮化物膜和氮氧化物膜中的至少之一。例如，低k材料可以是可流动氧化物(fox)、聚硅氮烷、未掺杂的石英玻璃(usg)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、等离子体增强正硅酸乙酯(peteos)、氟化物硅酸盐玻璃(fsg)、高密度等离子体(hdp)氧化物、等离子体增强氧化物(peox)、可流动cvd(fcvd)氧化物或者其组合。

然后，层间绝缘膜180被平坦化直到暴露虚设栅电极137的上表面。结果，第二掩模图案2104被去除，因此暴露虚设栅电极137的上表面。

如图23至25中所示，可以去除虚设栅图案135，即，虚设栅绝缘膜136和虚设栅电极137。

通过去除虚设栅绝缘膜136和虚设栅电极137，与虚设栅图案135交叠的场绝缘膜105和鳍型结构110p可以暴露。也就是，与虚设栅图案135交叠的第一牺牲图案121、第二牺牲图案123、第三牺牲图案125以及第一纳米线图案nw1和第二纳米线图案nw2可以暴露。

如图24和25中所示，鳍型结构110p的第一牺牲图案121、第二牺牲图案123和第三牺牲图案125可以被去除。

结果，空间可以分别被限定在第一纳米线nw1、第二纳米线nw2和鳍型图案110之间。此外，第一纳米线nw1和第二纳米线nw2可以形成在鳍型图案110上。

去除第一纳米线nw1和第二纳米线nw2上方和下方的第一至第三牺牲图案121至125可以涉及使用例如蚀刻工艺。也就是，可以利用第一至第三牺牲图案121至125与第一和第二纳米线nw1和nw2之间的蚀刻选择性。

另外，去除第一至第三牺牲图案121至125可以允许栅间隔物140的内部间隔物142暴露。

如图10中所示，界面膜146可以形成在第一纳米线nw1和第二纳米线nw2的周边上以及鳍型图案110的上表面上。

然后，高k绝缘膜145可以沿着栅间隔物140的侧壁(即，沿着外部间隔物141和内部间隔物142的侧壁)以及沿着第一纳米线nw1和第二纳米线nw2的周边形成。高k绝缘膜145可以与内部间隔物142接触。因此，可以形成栅绝缘膜147。

接着，可以形成围绕第一纳米线nw1和第二纳米线nw2并在第二方向y上延伸的栅电极130。栅电极130可以是置换金属栅电极。

在下文，将参照图26描述根据一些示范性实施例的布局设计系统、使用该布局设计系统的半导体器件及其制造方法。在下面的描述中，为了简洁起见，与上面已经提供的示范性实施例重叠的描述将不被描述或者将尽可能简要地描述。

图26是提供来说明根据一些示范性实施例的半导体器件的布局图。

参照图26，第二布局l2可以包括不均匀的排列。第一虚设纳米线结构设计dmbc1、第一和第二有源纳米线结构设计ambc1和ambc2、第二和第三虚设纳米线结构设计dmbc2和dmbc3、第三和第四有源纳米线结构设计ambc3和ambc4、以及第四虚设纳米线结构设计dmbc4可以顺序地平行设置。

第一虚设纳米线结构设计dmbc1和第四虚设纳米线结构设计dmbc4可以具有相同的第三宽度w3、第一有源纳米线结构设计ambc1和第二有源纳米线结构设计ambc2、第二虚设纳米线结构设计dmbc2和第三虚设纳米线结构设计dmbc3以及第三有源纳米线结构设计ambc3和第四有源纳米线结构设计ambc4可以全部具有相同的第二宽度w2。第二宽度w2可以等于或者大于图5的第一宽度w1的两倍，或者等于或小于第一宽度w1的四倍，并且第二宽度w2可以大于宽度w3。

第一有源纳米线结构设计ambc1和第二有源纳米线结构设计ambc2之间的节距以及第三有源纳米线结构设计ambc3和第四有源纳米线结构设计ambc4之间的节距可以对应于第二节距p2。此外，ambc2通过第二mol区mol2而与ambc3间隔开。

也就是，在第二有源区act2中，可以提供对应于第一布局l1的均匀排列。然而，设计可以在第二虚设区dr2中非均匀地排列。这是因为对于第二虚设区dr2的设计不是实际上被使用的有源元件。因此，第一虚设纳米线结构设计dmbc1和第一有源纳米线结构设计ambc1可以间隔开第三节距p3，第二有源纳米线结构设计ambc2和第二虚设纳米线结构设计dmbc2可以间隔开第四节距p4，第二虚设纳米线结构设计dmbc2和第三虚设纳米线结构设计dmbc3可以间隔开第五节距p5，第三虚设纳米线结构设计dmbc3和第三有源纳米线结构设计ambc3可以间隔开第六节距p6，第四有源纳米线结构设计ambc4和第四虚设纳米线结构设计dmbc4可以间隔开第七节距p7。第二至第七节距p2-p7可以都不同。

在下文，将描述根据一些示范性实施例的布局设计系统。更具体地，将参照图27描述使用布局设计系统的半导体器件及其制造方法。在下面的描述中，为了简洁起见，与上面已经提供的示范实施方式重叠的描述将不被描述或者将尽可能简要地描述。

图27是提供来说明根据一些示范性实施例的半导体器件的布局图。

如图27中所示，第二布局l2的每个设计可以具有不均匀的宽度。第一虚设纳米线结构设计dmbc1、第一和第二有源纳米线结构设计ambc1和ambc2、第二和第三虚设纳米线结构设计dmbc2和dmbc3、第三和第四有源纳米线结构设计ambc3和ambc4、以及第四虚设纳米线结构设计dmbc4可以顺序地平行设置。

第一和第二有源纳米线结构设计ambc1和ambc2以及第三和第四有源纳米线结构设计ambc3和ambc4可以全部具有相同的第二宽度w2。第二宽度w2可以等于或者大于图5的第一宽度w1的两倍，或者等于或小于第一宽度w1的四倍。

第一有源纳米线结构设计ambc1和第二有源纳米线结构设计ambc2之间的节距以及第三有源纳米线结构设计ambc3和第四有源纳米线结构设计ambc4之间的节距可以对应于第二节距p2。

也就是，在第二有源区act2中，设计可以具有对应于第一布局l1的均匀宽度。然而，设计可以在第二虚设区dr2中具有不均匀的宽度。这是因为对于第二虚设区dr2的设计不是实际上被使用的有源元件。因此，第二虚设纳米线结构设计dmbc2的宽度可以是第四宽度w4，第三虚设纳米线结构设计dmbc3的宽度可以是第五宽度w5。第二至第五宽度w2-w5可以是彼此不同的宽度。

在下文，将描述根据一些示范性实施例的布局设计系统。更具体地，将参照图28描述使用布局设计系统的半导体器件及其制造方法。在下面的描述中，为了简洁起见，与上面已经提供的示范实施方式重叠的描述将不被描述或者将尽可能简要地描述。

图28是提供来说明根据一些示范性实施例的半导体器件的布局图。

如图28中所示，第二布局l2可以包括对于第二有源区act2的设计，但是可以不包括对于第二虚设区dr2的设计。也就是，因为对于第二虚设区dr2的设计可以是未实际上被使用的有源元件的结构，而是基于有源元件的制造被制造的结构，因而它们可以不必形成。此外，因为纳米线结构的宽度与鳍型图案相比可以稍微增加，因此dpt或者qpt的使用可以不是必需的，即使当使用dpt或者qpt时，通过调节心轴宽度(mandrelwidth)，仍然可以不形成虚设设计。结果，用于制造虚设结构的成本可以最小化，同时可以限制由不期望的结构导致的不期望影响。

在下文，将参照图3、29和30描述根据一些示范性实施例的半导体器件。在下面，为了简洁起见，与上面已经提供的示范性实施例重叠的描述将不被描述或者将尽可能简要地描述。

图29是提供来说明根据一些示范性实施例的半导体器件的布局图，图30是关于图29的线f-f'和g-g'截取的截面图。

如图3、29和30中所示，根据一些示范性实施例的半导体器件可以包括第一区i和第二区ii。在第一区i中，可以形成使用根据图3的第一布局l1的鳍型图案的半导体器件，在第二区ii中，可以形成使用根据图3的第二布局l2的纳米线结构的半导体器件。

也就是，鳍型图案和纳米线两者可以同时形成在一个器件中。例如，具有纳米线的第二区ii可以是在该处高集成度和高性能是必要的区域，因为这是边缘电容能够被减小的区域，而具有鳍型图案的第一区i可以是用于相对高的灵敏度的纳米线工艺的区域。

第一有源鳍af1可以在基板100上突出，鳍型图案栅电极130'可以在与第一有源鳍af1交叉的方向上延伸。鳍型图案栅绝缘膜147'可以包括鳍型图案界面膜146'和鳍型图案高k绝缘膜145'。鳍型图案栅间隔物141'可以形成在鳍型图案栅电极130'的两个侧壁上。鳍型图案源极/漏极151'可以通过在第一有源鳍af1中凹进f1r而形成在鳍型图案栅电极130'的两侧。

在其中形成第一至第三有源鳍af1-af3的第一pmos区p-act1以及在其中形成第一和第二有源纳米线结构ambc1和ambc2的第二pmos区p-act2可以具有相同的宽度。该宽度可以对应于有源高度ha。

在其中形成第四至第六有源鳍af4-af6的第一nmos区n-act1以及在其中形成第三和第四有源纳米线结构ambc3和ambc4的第二nmos区n-act2可以具有相同的宽度。该宽度可以对应于有源高度ha。

图31是示出包括根据一些示范性实施例的半导体器件的电子系统的框图。

如图31中所示，根据一示范性实施例的电子系统1100可以包括控制器1110、输入/输出(i/o)装置1120、存储装置1130、接口1140和总线1150。控制器1110、i/o装置1120、存储装置1130和/或接口1140可以经由总线1150彼此连接。总线1150对应于数据通过其传输的路径。

控制器1110可以包括以下至少之一：微处理器、数字信号处理器、微控制器、或者能够执行与以上提及的那些的功能类似的功能的逻辑器件。i/o装置1120可以包括键区、键盘、显示装置等等。存储装置1130可以存储数据和/或指令等等。接口1140可以执行发送数据到通信网络或者从通信网络接收数据的功能。接口1140可以是有线形式或者无线形式。例如，接口单元1140可以包括天线或者有线/无线收发器。虽然未示出，但电子系统1100可以另外包括配置为提高控制器1110的操作的操作存储器，诸如高速动态随机存取存储器(dram)和/或静态随机存取存储器(sram)。根据一些示范实施方式，半导体器件可以提供在存储装置1130内，或者提供为控制器1110或者i/o装置1120的一部分。

电子系统1100可适用于个人数字助理(pda)、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器、存储卡或者能够在无线或者有线环境中发送和/或接收数据的几乎所有的电子产品。

图32和33示出可以应用根据一些示范性实施例的半导体器件的示范性半导体系统。图32示出平板pc1200并且图33示出膝上型计算机1300。根据一些示范性实施例的半导体器件中的至少之一可以用于平板pc1200、膝上型计算机1300等等中。对于本领域技术人员而言，将明显的是，根据一些示范性实施例的半导体器件可适用于这里未示出的其它集成电路装置。

虽然已经参照本发明构思的示范性实施例具体地示出和描述了本发明构思，但本领域普通技术人员将理解，可以在其中进行形式和细节方面的各种改变而不背离由权利要求所限定的本发明构思的精神和范围。因此，期望在所有方面将本示范性实施例理解为示例性而非限制性的，参考所附的权利要求而不是上述描述来说明本发明的范围。

本申请要求于2016年3月2日向韩国知识产权局提交的韩国专利申请第10-2016-0025040号的优先权及由此产生的所有权益，其全部内容通过引用合并在此。