半导体结构及其制造方法与流程
本发明实施例涉及半导体领域，并且更具体地，涉及互连件结构及其制造方法。
背景技术：
在当前小型化半导体器件工艺中，需要使用低k值材料作为在导电互连件间的金属间介电层和/或层间介电层，以降低信号传播中由于电容效应而产生的电阻电容(rc)延迟。正因为如此，介电的介电层常数越低，相邻导电线路的寄生电容以及集成电路(ic)的rc延迟就会越低。
然而，目前被视为或用作低k介电材料的材料并不理想。特别是，在基于k值选择一种材料，并且尤其是基于该材料的低k值时，其它特性，例如硬度或长度，可能在半导体制造工艺中使用并不理想。因此，需要对于使用低k值材料工艺进行改进。
技术实现要素：
根据本发明的一个方面，提供一种方法，包括：在衬底上方沉积第一介电层；在第一介电层上形成第二介电层，第二介电层具有大于第一介电层的硬度和大于第一介电层的k值；在第二介电层上方沉积第三介电层，第三介电层具有小于第二介电层的硬度和小于第二介电层的k值；蚀刻第三介电层、第二介电层和第一介电层以形成暴露衬底上方的第一区域的第一开口，第一开口具有第一宽度的通孔开口和第二宽度的沟槽开口，沟槽开口与通孔开口重叠，第二宽度大于第一宽度，沟槽开口的底部表面与第二介电层的表面被第一介电层的第一部分或第三介电层的第一部分分离开；以及使用导电材料填充第一开口以形成接触衬底上方的第一区域的第一导电互连件，第一导电互连件包括位于通孔开口中的通孔部分和位于沟槽开口中的沟槽部分。
根据本发明的另一方面，提供一种方法，包括：在衬底上方的导电元件上方沉积具有第一厚度的第一介电层；实施等离子体处理工艺以在第一介电层上形成插入层，插入层具有大于第一介电层的k值，其中，在等离子体处理工艺之后，第一介电层具有小于第一厚度的第二厚度；在插入层上方沉积第二介电层，第二介电层具有小于插入层的k值；蚀刻第二介电层、插入层和第一介电层以形成暴露衬底上方的导电元件的通孔开口；以及蚀刻第二介电层以形成与通孔开口重叠的沟槽开口，沟槽开口具有大于通孔开口的宽度，第二介电层的第一部分被插在沟槽开口的底部表面和插入层的顶部表面之间。
根据本发明的另一方面，提供一种结构，包括：位于衬底上方的第一介电层；位于第一介电层上方并且接触第一介电层的插入层，插入层具有大于第一介电层的硬度和大于第一介电层的k值；位于插入层上方并且与插入层接触的第二介电层，第二介电层具有小于插入层的硬度和小于插入层的k值；以及延伸通过第二介电层、插入层和第一介电层以接触衬底上方的第一区域的第一导电互连件，第一导电互连件包括第一宽度的通孔部分和第二宽度的沟槽部分，沟槽部分与通孔部分重叠，第二宽度大于第一宽度，沟槽部分的底部表面与插入层的表面被第一介电层的第一部分或第二介电层的第一部分分离开。
附图说明
结合附图阅读以下详细说明可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种特征不是按比例绘制。实际上，为论述清楚，各种功能件的尺寸可随意放大或缩小。
图1至图6是根据一些实施例的制造互连结构的中间阶段的截面图。
图7是根据一些实施例的互连结构的截面图。
图8至图11是根据一些实施例的制造互连结构的中间阶段的截面图。
图12是根据一些实施例的互连结构的截面图。
图13是鳍式场效应晶体管(finfet)的示例的三维视图。
图14到图18、图19a至图19c、图20a至图20c、图21a至图21c、图22a至图22c、图23a至图23c、图24a至图24c、图25a至图25c、图26a至图26c以及图27a至图27c是根据一些实施例制造具有互连结构的finfet的中间阶段的截面图。
具体实施方式
以下公开提供了许多不同的实施例或示例，用于实现本发明的不同功能。下面描述了组件与设置的具体示例，以便简要说明本公开。当然这些只是示例，而并非旨在限制。例如，在随后的描述中，第一功能件形成于第二功能件上或者上方可能包含其中第一和第二功能件形成直接接触的实施例，也能可包含其中额外功能件形成于第一和第二功能件之间，以便第一和第二功能件可能不会有直接接触的实施例。此外，本公开可能会在各种示例中重复引用数字和/或字母。这种重复是出于简化和清晰的目的并且其本身不指示讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“上面”、“上部”等来描述如图中所示的元件或功能件与另一元件或功能件的关系。除了附图所示的取向之外，空间相对术语还旨在包含使用或操作的器件的不同取向。该装置可被往其它方向调整(旋转90度或者有其它取向)，那么本文中使用的空间相对叙词就可能同样要进行相对应的解释。
依照各种实施例提供互连结构和形成同样结构的方法。形成互连结构的中间阶段如图所示。本文讨论的一些实施例是在使用双镶嵌工艺形成互连件的上下文中进行讨论。在其它实施例中，可能使用单镶嵌工艺。也会进行讨论实施例的一些变形方案。一位普通技术人员将会容易理解在其它实施例范围内预期所做的其它修改。尽管方法实施例是在一个特殊指令下讨论的，其它各种实施例可在任何逻辑指令下进行并且可包含本文讨论的更少或者更多的步骤。
现在参照图1，图1图示了具有有源器件(未示出)的衬底10、衬底10中的金属化层(未示出)、与金属化层连接的导电元件12、可选的蚀刻停止层14以及第一介电层16。衬底10可以是半导体衬底，比如块状半导体、绝缘体上半导体(soi)衬底等，其可为掺杂的(例如，掺杂p型或者n型掺杂物)或者无掺杂的。衬底10可为晶圆，比如硅晶圆。一般来说，绝缘体上半导体衬底包含在绝缘体层上形成的半导体材料层。绝缘体层可为例如掩埋氧化物(box)层、氧化硅层等。绝缘体层设置在衬底(通常是硅衬底或者玻璃衬底)上。其它衬底，例如多层或者具有梯度的衬底也可使用。在一些实施例中，衬底10的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括锗化硅、磷砷化镓、铝砷化铟、铝砷化镓、镓砷化铟、镓铟磷和/或镓铟磷砷的合金半导体；或者它们其中的组合。
有源器件可包含各种可用来生成该设计中期望的结构和功能部分的有源器件，例如晶体管等，以及无源器件，例如电容器、电阻器和电感器等。有源器件和无源器件可使用任何合适的方法在衬底10内或者之上形成。
金属化层形成于有源器件上方并且被设计与不同的有源器件连接以形成该设计的功能电路。在实施例中，金属化层形成在介电和导电材料的交替层中，并且可通过任何合适的方法(例如，沉积、镶嵌、双镶嵌等)形成。在实施例中，可能有一至四个金属化层被至少一个层间介电层(ild)彼此分离开，但金属化层的精确数量取决于设计。
导电元件12可形成于金属化层中或其上方，并且互连件24(在图1中没有图示，但在下面的图6中进行了图示和描述)可与该区域进行物理和导电连接。在实施例中，使用例如镶嵌或者双镶嵌工艺形成的导电元件12可为例如铜的材料，其中开口形成于金属化层之中，使用导电材料，例如铜填充和/或填满该开口，以及实施平坦化工艺将导电材料嵌入金属化层内。但是，任何合适的材料和合适的工艺都可用于形成导电元件12。
蚀刻停止层14可形成于衬底10、任何金属化层以及导电元件12上方。在一些实施例中，蚀刻停止层14可能是氮化硅、碳化硅、氧化硅、低k值材料，例如掺碳氧化物、极低k值材料，例如多孔碳掺杂氧化硅等，或者是它们其中的组合，并且通过化学汽相沉积、物理汽相沉积、原子层沉积、旋涂介电工艺等或者是它们其中的组合进行沉积。
可以形成第一介电层16以帮助将互连件24与其它相邻电气布线线路隔离。在实施例中，第一介电层16可能是，例如.，一种低k值薄膜，旨在帮助将互连件24与其它结构隔离。通过隔离互连件24，可能降低互连件24电容电阻(rc)延迟，从而提高通过互连件24电流的整体效率和速度。
在实施例中，第一介电层16可能是一个多孔材料，例如氮碳氧化硅、硅碳氮、碳氧化硅、氧化硅等，并且可能是由最初在蚀刻停止层14(如果存在)的上方形成一个前体层所形成的。前体层可能同时包含一个矩阵材料，以及一个穿插在该矩阵材料间的成孔剂，或者可能只包含不带成孔剂的矩阵材料。在实施例中，前体层可能，例如，由使用例如等离子体增强化学汽相沉积(pecvd)工艺再沉积矩阵和成孔剂所形成，其中矩阵材料和成孔剂在同一时间被沉积，从而通过将矩阵材料和成孔剂混合在一起形成前体层。然而，如同一位普通技术人员所指出的，使用同步pecvd工艺进行再沉积不是唯一可用来形成前体层的工艺。任何合适的工艺都同样可被使用，例如将矩阵材料和成孔剂材料预先混合成一种液体，然后将该混合物旋涂在蚀刻停止层14上。
前体层可形成至足够的厚度以提供第一介电层16所需要的隔离和布线特性。在实施例中，前体层可形成至在大约
矩阵材料，或者基介电材料可能是使用例如pecvd工艺形成的，但是任何其它合适的工艺，例如化学汽相沉积(cvd)、物理汽相沉积(pvd)、乃至旋涂都可被使用。pecvd工艺可使用例如甲基二乙氧基硅烷(dems)前体，但是其它前体，例如其它硅烷、烷基硅烷(例如，三甲基硅烷和四甲基硅烷)、硅氧烷(例如，甲基三乙氧基硅烷(mteos)、甲基三甲氧基硅烷(mtmos)、甲基二甲氧基硅烷(mdmos)、甲氧基三甲基硅烷(tmmos)和二甲基二甲氧基硅烷(dmdmos))、线性硅氧烷和环硅氧烷(例如，八甲基环四硅氧烷(omcts)和四甲基环四硅氧烷(tmcts))以及它们的组合等都可被使用。但是，如同一位普通技术人员所指出的，本文列举的材料和工艺只用来说明，并非旨在限制实施例，因为任何其它合适的矩阵前体都可能被使用。
为了在矩阵中形成气孔，从而降低第一介电层16的介电常数的整体价值，当矩阵材料设置好后，成孔剂可作为微粒被从矩阵材料中移除。成孔剂可能是一种材料，它足够大到可以形成气孔，然而也保持足够小，以便单个气孔的大小不会过度以致取代矩阵材料。同样地，成孔剂可能包含有机分子，例如，甲位松油烯(atrp)(1-异丙基l-4-甲基l-1,3-环己二烯)或者环辛烷(船形)或者1,2-二(三乙氧基硅基)硅乙烷。
当成孔剂分散于矩阵材料中形成前体层后，从矩阵材料中移除成孔剂以在其中形成气孔。在实施例中，通过退火工艺实施成孔剂的移除，退火工艺可以分解以及汽化成孔剂材料，从而使得成孔剂材料扩散并离开矩阵材料，进而留下如同第一介电层16的结构完整的多孔介电材料。例如，在大约200℃到500℃范围之间，比如大约400℃，以及在大约10秒到600秒范围之间，比如大约200秒的退火都可被使用。
然而，如同一位普通技术员工所指出的，以上所描述的热工艺不是唯一可用来从矩阵材料中移除成孔剂以形成第一介电层16的方法。其它合适的工艺，例如使用紫外辐射照射成孔剂以分解成孔剂或者使用微波分解成孔剂也可使用。用来移除全部或者部分成孔剂的这些以及其它任何合适的工艺都旨在被包含于在实施例范围内。
然而，以上描述的第一介电层16不具有预期的电阻来抵挡在图案化工艺中可能出现的失衡压力。例如，相比于位于距离所述通孔开口更远的沟槽开口，例如从所述通孔移除的第三沟槽开口，位于临近通孔开口的沟槽开口可能变形量不同。在一个具体例子中，每个沟槽开口可通过工艺进行图案化以试图将其形成至具有相似宽度的沟槽开口，但是由于每个开口中的不平衡力，邻近于通孔开口的沟槽开口具有的预期宽度相比于位于距离通孔开口更远距离的沟槽开口具有的宽度可能降低了4纳米到5纳米或者6纳米。不同沟槽开口的这种降低和不同可在随后的金属化工艺(以下进一步讨论)中引起灌缝问题。
图2图示了在第一介电层16的上方形成插入层18来提供框架以便为提高第一介电层16和其它后来沉积层的稳健性提供额外结构支撑。此外，插入层18的杂质相比于简单地将低k值薄膜改成总膜会更小的影响电容。在实施例中，插入层18是一种材料，其具有强于第一介电层16的硬度和大于第一介电层16的k值。例如，在实施例中，第一介电层16具有的硬度在大约1.5gpa至3.0gpa范围之间，比如大约2gpa，插入层18可能具有大于大约8gpa的硬度，比如在大约10gpa至13gpa范围之间，例如大约12gpa。换句话说，插入层18具有的硬度可至少比第一介电层16大5gpa。同样地，在实施例中，第一介电层16具有的k值在大约2.3至2.9范围之间，插入层18具有的k值可大于大约3.0.
在一些实施例中，插入层18可包含一种材料，例如硅x氧y(例如，氧化硅2)、硅x碳y(例如，碳化硅)、硅x氧y碳z(例如，碳氧化硅)，以及硅x碳y氮z(例如，硅碳氮)，以及它们其中的组合等。但是，任何合适的材料都可用来为第一介电层16提供额外结构支撑。
在实施例中，插入层18可通过使用一种沉积工艺形成，例如化学汽相沉积(cvd)、原子层沉积(ald)、物理汽相沉积(pvd)、等离子体增强cvd(pecvd)以及旋涂等。在其它实施例中，例如一个实施例中如果形成氧化硅2，例如硅的第一材料的原始层可被沉积或形成，然后可用，例如氧，来处理层，以便插入层18形成最终材料。任何合适的工艺都可用来形成插入层18。插入层18可形成至在大约
图3说明在插入层18的上方形成第二介电层20。在实施例中，第二介电层20可能是由与第一介电层16相似的材料并且以相似的样式形成的。例如，第二介电层20可包括一种多孔材料，比如原子转移自由基聚合(1-异丙基-4-甲基-1,3-环己二烯)或者环辛烷(船形)或者1,2-二(三乙氧基硅基)硅乙烷，这是通过开始放置矩阵材料和成孔剂，然后移除成孔剂形成的。但是，在其它实施例中，第二介电层20可能是与第一介电层16不同的材料。任何合适的材料组合都可形成。在实施例中，第二介电层20可形成至在大约
图4图示了图案化第二介电层20、插入层18、第一介电层16和蚀刻停止层14(如果存在)以形成暴露部分导电元件12的开口22。开口22允许部分互连件24与导电元件12进行物理和电力接触。在一些实施例中，开口22是双镶嵌开口，其中包含上沟槽截面22a和下通孔截面22b。尽管该实施例说明的是在层16、18和20中的双镶嵌开口，本申请中公开的方法也适用于在层中具有单镶嵌开口的实施例。在包含“第一通孔”图案化方法或者“第一沟槽”图案化方法的双镶嵌技术中，上沟槽截面22a和下通孔截面22b可能是使用具有掩模技术和各向异性蚀刻操作(例如，等离子体蚀刻或者反应离子蚀刻)的光刻形成的。
例如，在第一通孔实施例中，第一光刻胶(未示出)形成于第二介电层20的上方并且被图案化以暴露部分第二介电层20.第一光刻胶可通过使用旋涂技术形成并且可使用可行的光刻技术进行图案化。一旦图案化第一光刻胶，第一各向异性蚀刻工艺就会被实施以形成通孔开口至导电元件12，并且第一光刻胶可充当蚀刻工艺的掩模。实施第一各向异性蚀刻工艺之后，第一光刻胶被移除，例如通过可行的灰化工艺。移除第一光刻胶之后，第二光刻胶形成于第二介电层20的上方并且被图案化以暴露部分第二介电层20.第二光刻胶可通过使用旋涂技术形成并且可使用可行的光刻技术进行图案化。一旦图案化第二光刻胶，第二各向异性蚀刻工艺就会被实施以形成开口的沟槽截面，并且第二光刻胶可充当蚀刻工艺的掩模。实施第二各向异性蚀刻工艺之后，第二光刻胶被移除，例如通过可行的灰化工艺。
鉴于之前的工艺(没有使用插入层18)会导致附近通孔蚀刻工艺的失衡压力，这导致了邻近通孔的沟槽顶部开口弯曲，并且引起器件周围不同位置的沟槽开口范围内的临界尺寸不匹配问题，插入层18的存在将会有助于阻止第一介电层16和第二介电层20弯曲或塌陷。同样地，开口22的顶部将会更好地保持预期形状，并且穿过器件的开口22可有较小的变化。例如，鉴于之前不具有插入层18的工艺可导致弯曲，这会引起不同开口22范围内的宽度变化，变化范围在大约5纳米至6纳米之间，例如大约5.5纳米(或者大于预期图案的10％)，插入层18的杂质可能降低开口22顶部弯曲的数量。
图5图示了使用导电材料24填充开口22。在实施例中，开口22可由阻隔层23和导电材料24填充。阻隔层23可包含导电材料，例如氮化钛，但是其它材料，例如氮化钽、钛和电介质等也可使用。阻隔层23可使用一种cvd工艺形成，例如pecvd。在一些实施例中，阻隔层23形成至在大约
导电材料24可包含铜，但是其它合适的材料也可使用，例如铝、合金、掺杂多晶硅和它们其中的组合等。导电材料可能是由首先沉积晶种层(没有在图5中单独说明)，然后将铜电镀在晶种层之上，填充以及满溢开口22所形成的。
一旦填充开口22，图6图示了移除在开口22外面的多余阻隔层23和多余导电材料24以形成互连件24。在一些实施例中，通过一种水磨工艺，例如化学机械研磨(cmp)移除多余阻隔层23和多余导电材料24，但是任何合适的移除工艺都可使用。在一些实施例中，互连件24是双镶嵌互连，其中包含沟槽截面24a和通孔截面24b。在一些实施例中，互连件24的通孔截面24b具有高度d1，高度d1是从衬底10的表面开始测量的，在大约
通过形成插入层18来为第一介电层16和第二介电层20提供额外支撑，可减轻或阻止通常出现在图案化工艺中的损形和弯曲。正因为如此，这些不期望的损形的有害影响(例如沿着开口22顶部变化缩减的宽度)也可被阻止。在随后的填充工艺中，这种阻止会带来更小的缺陷。
图7图示了根据另一个实施例的互连结构的截面图。图7中的实施例与图1至图6说明的实施例相似，除了在该实施例中，插入层18形成于互连件24的沟槽截面中，这与之前实施例形成于通孔截面中相反。第一介电层16、插入层18和第二介电层20的材料和形成工艺与之前描述的实施例相似，除了层的相对厚度可有改变，因此这些层的描述在本文不再重复。关于该实施例的细节与之前描述的实施例的细节相似的在本文也不再重复。
在该实施例中，第一介电层16可具有第四厚度t4，在大约
图8至图11是根据另一个实施例的制造互连结构中间阶段的截面图。该实施例与图1至图6说明的实施例相似，除了在该实施例中，插入层是通过等离子体处理工艺形成的，这与之前实施例通过沉积工艺形成相反。关于该实施例的细节与之前描述的实施例的细节相似的在本文也不再重复。
图8与以上描述的图1具有相似的工艺，直到此处对工艺的描述和实施的步骤在本文中不再重复。图8包含衬底10、导电元件12、可选蚀刻停止层14以及第一介电层16。
图9图示了在第一介电层16的上方形成插入层26来提供框架以便为提高第一介电层16和其它后来沉积层的稳健性提供额外结构支撑。此外，插入层26的杂质相比于简单地将低k值薄膜改成总膜会更小的影响电容。在实施例中，插入层26是一种材料，其具有强于第一介电层16的硬度和大于第一介电层16的k值。例如，在一些实施例中，第一介电层16具有等于或者小于2.6的k值以及插入层26具有大于2.8的k值，比如大约是3.0。
在一些实施例中，插入层26是通过在第一介电层16上实施等离子体处理工艺形成的。等离子体处理工艺可包含等离子体反应气体，比如氦、氩、氨、二氧化碳、氮气和氧气等，或者是它们其中的组合。在一些实施例中，等离子体处理工艺可在温度范围从大约200℃到400℃之间、压强范围从大约0.5托到10托之间以及处理功率(有时指的是放电功率和/或撞击强度)范围从大约100瓦(w)到500w之间实施。在一些实施例中，等离子体系统是直接等离子体系统，在其它实施例中，等离子体系统是远程等离子体系统。等离子体处理工艺可将第一介电层16的至少一个上部转换至插入层26以便降低第一介电层16的厚度。在一些实施例中，插入层26至少部分形成于等离子体处理第一介电层16，然而，在其它实施例中，插入层26主要包含等离子体处理第一介电层16。
图10说明在插入层26的上方形成第二介电层20。在实施例中，第二介电层20可能是由与第一介电层16相似的材料并且以相似的样式形成的。但是，在其它实施例中，第二介电层20可能是与第一介电层16不同的材料。任何合适的材料组合都可形成。在实施例中，第二介电层20可形成至大约
第二介电层20形成之后，实施与在以上图4、5和6中描述的相似的工艺以形成图11中的结构，其与图6是相似的工艺。图4、5和6中的工艺和步骤在以上已经描述过了，因此在本文中不再重复。
图12是根据另一个实施例制造的互连结构的截面图。图12中的实施例与图8至图11说明的实施例相似，除了在该实施例中，插入层26形成于互连件24的沟槽截面中，这与之前实施例形成于通孔截面中相反。第一介电层16、插入层26和第二介电层20的材料和形成工艺与之前描述的实施例相似，除了层的相对厚度可有改变，因此这些层的描述在本文不再重复。关于该实施例的细节与之前描述的实施例的细节相似的在本文也不再重复。
在该实施例中，第一介电层16具有厚度t9，在大约
通过提供插入层作为框架以提供额外结构支撑，第一介电层16和第二介电层20的通常较弱的多孔材料可得到支撑。这种结构支撑有助于减少不同开口间的差异，这种差异可能是由它们与邻近开口的接近度(或者是缺少接近度)引起的。这样可以阻止在随后的灌缝工艺中可能出现的复杂情况。
图14到图18，19a-19c,20a-20c,21a-21c,22a-22c,23a-23c,24a-24c,25a-25c,26a-26c和27a-27c是根据一些实施例制造互连结构的finfet的中间阶段的截面图。
图13以三维视图图示了鳍式场效应晶体管(finfet)30的一个示例。finfet30包含衬底32上的鳍片36。衬底32包含隔离区34，鳍片36从邻近隔离区34之间凸起于其上方。栅极介电层38顺着鳍片36的侧壁并且位于其顶部表面的上方，以及栅极电极40位于栅极介电层38的上方。源极区/漏极区42和44沉积于相对于栅极介电层38和栅极电极40的鳍片36的对边。图13还图示了引用在之后的图中使用的截面。截面a-a横过finfet30的沟道、栅极介电层38和栅极电极40。截面b/c-b/c垂直于截面a-a并且沿着鳍片36的纵轴，在例如源极区/漏极区42和44之间的电流方向。为了清楚起见，随后的图涉及到这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成finfet的上下文中进行讨论。在其它实施例中，可使用前栅极工艺。同样地，一些实施例预期平面器件中使用的方面，例如平面fet。
图14至图27c是根据例示性实施例制造finfet的中间阶段的截面图。图14至图18图示了图13中说明的参考截面a-a，除了多个finfet。在图19a至图27c中，以“a”名称结尾的图是顺着相似的截面a-a说明的,以“b”名称结尾的图是顺着相似的截面b/c-b/c说明的并且在衬底上的第一区域，以及以“c”名称结尾的图是顺着相似的截面b/c-b/c说明的并且在衬底上的第二区域。
图14图示了衬底50。衬底50可能是半导体衬底，比如块状半导体、绝缘体上半导体(soi)衬底等，其可为掺杂的(例如，掺杂p型或者n型的掺杂物)或者无掺杂的。衬底50可为一个晶圆，比如硅晶圆。一般来说，绝缘体上半导体衬底包含在绝缘体层上形成的半导体材料层。绝缘体层可能是，例如，掩埋氧化物(box)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或者玻璃衬底。其它衬底，例如多层或者具有梯度的衬底也可被使用。在一些实施例中，衬底50上的半导体材料可包含硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括锗化硅、磷砷化镓、铝砷化铟、铝砷化镓、镓砷化铟、镓铟磷和/或镓铟磷砷的合金半导体；或者它们其中的组合。
衬底50具有第一区域50b和第二区域50c。第一区域50b(与以“b”结尾的后面的图一致)可形成n型器件，例如nmos晶体管，又例如n型finfet。第二区域50c(与以“c”结尾的后面的图一致)可形成p型器件，例如pmos晶体管，又例如p型finfet。
图15至图16图示了鳍片52和隔离区54在相邻的鳍片52之间的形成。在图15中，鳍片52形成于衬底50中。在一些实施例中，鳍片52可通过蚀刻衬底50中的沟槽形成于衬底50中。蚀刻可为任何可行的蚀刻工艺，例如反应离子蚀刻(pie)，中性原子束蚀刻(nbe)等，或者是它们之间的组合。蚀刻可为各向异性。
在图16中，绝缘材料54形成于相邻的鳍片52之间以形成隔离区54。绝缘材料54可为氧化物，例如氧化硅，氮化物等，或者是它们之间的组合，以及可通过高密度等离子体化学汽相沉积(hdp-cvd)、流动式化学汽相沉积(fcvd)(例如，将cvd基础材料沉积于远程等离子体系统和后固化中以使它转换成另一种材料，例如氧化物)等，或者是它们其中的组合形成的。其它通过任何可行工艺形成的绝缘材料也可使用。一旦形成绝缘材料，可实施退火工艺。在展示的实施例中，绝缘材料54是通过fcvd工艺形成的氧化硅。绝缘材料54可作为隔离区54被提及。在图5和步骤204中，还有一种平坦化工艺，例如化学机械研磨(cmp)，可移除任何多余绝缘材料54并且形成同一平面的隔离区54的顶部表面以及鳍片52的顶部表面。
图17图示了隔离区54的凹陷以形成浅沟槽隔离(sti)区54。隔离区54是凹陷的，如此在第一区域50b和第二区域50c中的鳍片56可以从相邻的隔离区54之间凸出。此外，隔离区54的顶部表面可具有如图所示的平面、凸面、凹面(例如碟形的)，或者它们其中的组合。隔离区54的顶部表面通过合适的蚀刻可形成平面、凸面和/或凹面。隔离区54可以使用可接受的蚀刻工艺(例如对于隔离区54的材料是可选用的)形成凹进。例如，使用
一位普通技术人员将会容易理解关于图15至图17描述的工艺只是鳍片56如何形成的一个示例。在其它实施例中，介电层可以形成于衬底50的顶部表面的上方；沟槽可以通过介电层被蚀刻；同质外延结构可以在沟槽中外延生长；以及介电层可以凹进以便同质外延结构从其中突出形成鳍片。还是在其它实施例中，异质外延结构可以为鳍片使用。例如，在图16中的半导体剥离52可以凹进，以及不同于半导体剥离52的材料可外延生长于它们的位置。在进一步的实施例中，介电层可以形成于衬底50的顶部表面的上方；沟槽可以通过介电层被蚀刻；异质外延结构可使用不同于衬底50的材料在沟槽中外延生长；以及介电层可以凹进以便异质外延结构从其中突出形成鳍片56。在一些实施例中，其中同质外延或者异质外延结构外延生长，生长材料可在生长中原位掺杂，这可消除之前和之后的注入，尽管原位和注入掺杂可能一起使用。更进一步，这可对于在nmos区域外延生长一种材料不同于其在pmos区域是有利的。在不同的实施例中，鳍片56可包含硅锗(硅x锗1-x，其中x可以在大约0到100之间)、碳化硅、纯锗或者基本上纯锗、iii-v族化合物半导体、ii-vi族物复合半导体等。例如，可用于形成iii-v族化合物半导体的材料包括但不仅限于，砷化铟、砷化鋁、砷化镓、磷化铟、氮化鎵、铟镓砷、砷化铟铝、锑化镓、锑化铝、磷化鋁、磷化鎵等。
在图17中，合适的陷区可形成于鳍片56、鳍片52和/或衬底50中。例如，p型陷区可形成于第一区域50b中，以及n型陷区可形成于第二区域50c中。
不同区域50b和50c的不同注入步骤可通过使用光刻胶或者其它掩模(未示出)实现。例如，光刻胶形成于第一区域50b中的鳍片56和隔离区54的上方。光刻胶被图案化以暴露衬底50的第二区域50c，例如pmos区域。光刻胶可以通过使用旋涂技术形成并且可以使用可行的光刻技术进行图案化。一旦光刻胶被图案化，n型杂质注入就会在第二区域50c中实施，并且光刻胶可充当掩模来充分地阻止n型杂质注入第一区域50b，例如nmos区域。n型杂质可为磷、砷等，注入第一区域以形成相等浓度至或者小于1018cm-3，例如从大约1017cm-3至1018cm-3范围内。注入之后，光刻胶被移除，例如通过可行的灰化工艺。
接着第二区域50c的注入后，光刻胶形成于第二区域50c中的鳍片56和隔离区54的上方。光刻胶被图案化以暴露衬底50的第一区域50b，例如nmos区域。光刻胶可以通过使用旋涂技术形成并且可以使用可行的光刻技术进行图案化。一旦光刻胶被图案化，p型杂质注入可会在第一区域50b中实施，并且光刻胶可充当掩模来充分地阻止p型杂质注入第二区域，例如pmos区域。n型杂质可为硼、bf2等，注入第一区域以形成相等浓度至或者小于1018cm-3，例如从大约1017cm-3至1018cm-3范围之间。注入之后，光刻胶可被移除，例如通过可行的灰化工艺。
在第一区域50b和第二区域50c注入后，可实施退火以激活已被注入的p型和n型杂质。注入可在第一区域50b中形成p型陷区，例如，nmos区域，以及在第二区域50c中形成n型陷区，例如，pmos区域。在一些实施例中，外延鳍片的生长材料可在生长中原位掺杂，这可消除注入，尽管原位和注入掺杂可能一起使用。
在图18中，伪介电层58形成于鳍片56上。伪介电层58可为，例如，氧化硅、氮化硅、它们其中的组合等，以及可根据可行的技术进行沉积或者热生长。伪栅极层60形成于伪介电层58的上方，以及掩模层62形成于伪栅极层60的上方。伪栅极层60可沉积于伪伪介电层58的上方并且被平坦化，例如通过cmp。掩模层62可沉积于伪栅极层60的上方。伪栅极层60可由，例如，多晶硅组成，但是其它在隔离区54的蚀刻中具有高蚀刻选择性的材料也可使用。掩模层62可包含，例如，氮化硅等。在该示例中，单伪栅极层60和单掩模层62横穿第一区域50b和第二区域50c形成。在其它实施例中，分离伪栅极层可形成于第一区域50b和第二区域50c中，以及分离掩模层可形成于第一区域50b和第二区域50c中。
在图19a、19b和29c中，掩模层62可通过使用可行的光刻和蚀刻技术进行图案化以在第一区域50b(如图19b所示)中形成掩模72以及在第二区域50c(如图19c所示)中形成掩模78。掩模72和78的图案化通过可行的蚀刻技术可被转移到伪栅极层60和伪介电层58以在第一区域50b中形成伪栅极70以及在第二区域50c中形成伪栅极76。伪栅极70和76覆盖鳍片56的各自的沟道区。伪栅极70和76也可具有一个纵向大致垂直于各自的外延鳍片的纵向。
在图20a、20b和20c中，栅极密封间隔件80可以形成于各自的伪栅极70和76和/或鳍片56的暴露表面上。热氧化或者沉积接着是各向异性蚀刻可形成栅极密封间隔件80。
栅极密封间隔件80形成之后，可实施轻掺杂源极区/漏极区(ldd)的注入。与以上在图17中讨论的注入相似，掩模，例如光刻胶，可形成于第一区域50b的上方，例如，nmos区域，同时暴露第二区域50c，例如，pmos区域，以及p型杂质可被注入至第二区域50c中的暴露鳍片56中。然后掩模可被移除。随后，掩模，例如光刻胶，可形成于第二区域50c的上方同时暴露第一区域50b，以及n型杂质可被注入至第一区域50b中的暴露鳍片56中。然后掩模可被移除。n型杂质可为任何之前讨论的n型杂质，以及p型杂质可为任何之前讨论的p型杂质。轻掺杂源极区/漏极区可具有从大约1015cm-3至1016cm-3的杂质浓度。可使用退火来激活注入杂质。
还是在图20a、20b和20c中，外延源极区/漏极区82和84形成于鳍片56中。在第一区域50b中，外延源极区/漏极区82形成于鳍片56中，以便每个伪栅极70沉积于各自相邻的外延源极区/漏极区对82之间。在一些实施例中，外延源极区/漏极区82可延伸至鳍片52中。在第二区域50c中，外延源极区/漏极区84形成于鳍片56中，以便每个伪栅极76沉积于各自相邻的外延源极区/漏极区对84之间。在一些实施例中，外延源极区/漏极区84可延伸至鳍片52中。
在第一区域50b，例如，nmos区域中的外延源极区/漏极区82可通过掩模第二区域50c，例如，pmos区域形成，以及共形沉积伪间隔件层于第一区域50b中，接着实施共向异性蚀刻，以形成沿着第一区域50b中的伪栅极70和/或栅极密封间隔件80侧壁的伪栅极间隔件(未示出)。然后，蚀刻第一区域50b中的外延鳍片的源极区/漏极区以形成凹陷。第一区域50b中的外延源极区/漏极区82外延生长于凹陷中。外延源极区/漏极区82可包含任何可行材料，例如适合于n型finfet的。例如，如果鳍片56是硅，外延源极区/漏极区82可包含硅、碳化硅、碳化硅颗粒、磷化硅等。外延源极区/漏极区82可具有从鳍片56的各自表面凸起的表面以及可具有晶面。随后，如同第二区域50c上的掩模，第一区域50b中的伪栅极间隔件被移除，例如，通过蚀刻。
在第二区域50c，例如，pmos区域中的外延源极区/漏极区84可通过掩模第一区域50b，例如，nmos区域形成，以及共形沉积伪间隔件层于第二区域50c中，接着实施共向异性蚀刻，以形成沿着第二区域50c中的伪栅极76和/或栅极密封间隔件80侧壁的伪栅极间隔件(未示出)。然后，蚀刻第二区域50c中的外延鳍片的源极区/漏极区以形成凹陷。第二区域50c中的外延源极区/漏极区84外延生长于凹陷中。外延源极区/漏极区84可包含任何可行材料，例如适合于p型finfet的。例如，如果鳍片56是锗，外延源极区/漏极区84可能包含锗化硅、锗硅硼、锗、锗锡等。外延源极区/漏极区84可具有从鳍片56的各自表面凸起的表面以及可具有晶面。随后，如同第一区域50b上的掩模，第二区域50c中的伪栅极间隔件被移除，例如，通过蚀刻。
在图21a、21b和21c中，栅极间隔件86沿着伪栅极70和76的侧壁形成于栅极密封间隔件80上。栅极间隔件86可通过共形沉积材料然后各向异性蚀刻材料形成。栅极间隔件86的材料可为氮化硅、硅碳氮、它们其中的组合等。
外延源极区/漏极区82和84和/或外延鳍片可被注入掺杂物以形成源极区/漏极区，这与之前讨论的形成轻掺杂源极区/漏极区的工艺相似，然后实施退火。源极区/漏极区可具有从大约1019cm-3至1021cm-3范围之间的杂质浓度。第一区域50b，例如，nmos区域中的源极区/漏极区的n型杂质可为任何之前讨论的n型杂质，以及第二区域50c，例如，pmos区域中的源极区/漏极区的p型杂质可为任何之前讨论的p型杂质。在其它实施例中，外延源极区/漏极区82和84在生长中可为原位掺杂。
在图22a、22b和22c中，ild88沉积于图21a、21b和21c说明的结构上方。在实施例中，ild88是通过流动cvd形成的流动薄膜。在一些实施例中，ild88是由介电材料形成的，例如磷硅酸玻璃(psg)、硼硅酸盐玻璃(bsg)、硼磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等，以及可通过任何合适的方法进行沉积，例如cvd或者pecvd。
在图23a、23b和23c中，实施例如cmp的平坦化工艺以通过伪栅极70和76的顶部表面平坦化ild88的顶部表面。cmp也可移除伪栅极70和76上的掩模72和78。因此，伪栅极70和76的顶部表面会通过ild88暴露。
在图24a、24b、和24c中，直接位于伪栅极70和76下面的伪栅极70和76、栅极密封间隔件80以及部分伪介电层58在蚀刻步骤中被移除，以便形成凹陷90。每个凹陷90暴露各自鳍片56的沟道区域。每个沟道区域沉积于相邻外延源极区/漏极区对82和84之间。在移除过程中，当蚀刻伪栅极70和76时，伪介电层58可被当做蚀刻停止层使用。移除伪栅极70和76之后，伪介电层58和栅极密封间隔件80也可移除。
在图25a、25b和25c中，栅极介电层92和96以及栅极电极94和98形成为替换栅极。栅极介电层92和96共形沉积于凹陷90中，例如鳍片56的顶部表面和侧壁上、栅极间隔件86的侧壁上以及ild88的顶部表面上。与一些实施例一致，栅极介电层92和96包含氧化硅、氮化硅，或者其中的多层介质。在其它实施例中，栅极介电层92和96包含高介电常数材料，以及在这些实施例中，栅极介电层92和96具有高于大约7.0的k值并且可包含铪、铝、锆、镧、镁、钡、钛、铅以及其中组合的金属氧化物或者硅酸盐。栅极介电层92和96的形成方法可包含分子束沉积(mbd)、原子层沉积(ald)和pecvd等。
接下来，栅极电极94和98分别沉积于栅极介电层92和96的上方，并且填充凹陷90的剩余部分。栅极电极94和98可由例如锡、氮化钽、碳化钽、一氧化碳、钌、铝、其中的组合，或者其中多层的金属掺杂材料形成。完成栅极电极94和98的填充之后，在步骤228中，可实施例如cmp的平坦化工艺以移除栅极介电层92和96以及栅极电极94和98材料的多余部分，其中多余部分位于ild88的顶部表面的上方。产生的栅极电极94和98材料以及栅极介电层92和96的剩余部分因此会形成产生的finfet的替换栅极。
栅极介电层92和96的形成可同时发生，以便栅极介电层92和96由同样的材料组成，以及栅极电极94和98的形成可同时发生，以便栅极电极94和98是同样的材料组成。然而，在其它实施例中，栅极介电层92和96可由不同工艺形成，这样栅极介电层92和96就可由不同材料组成，以及栅极电极94和98可由不同工艺形成，这样栅极电极94和98就可由不同材料组成。当使用不同的工艺时，不同的掩模步骤可用来遮盖和暴露合适的区域。
在图26a、26b和26c中，ild100沉积于ild88的上方。还是如图26a、26b和26c所示，触点102和104通过ild100和ild88形成，以及触点106和108通过ild100形成。在实施例中，ild100是通过流动cvd方法形成的流动薄膜。在一些实施例中，ild100由介电材料形成，例如psg、bsg、bpsg、usg等，以及可通过任何合适的方法进行沉积，例如cvd或者pecvd。触点102和104的开口是通过ild88和100形成的。触点106和108的开口是通过ild100形成的。这些开口可同时形成于相同的工艺，或者不同的工艺。这些开口可通过使用可行的光刻和蚀刻技术形成。例如扩散阻隔层、黏附层等的衬垫以及导电材料形成于开口中。衬垫可包含钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍等。实施例如cmp的平坦化工艺以移除ild100表面的多余材料。剩余的衬垫和导电材料形成开口中的触点102和104。退火工艺可被实施以分别在外延源极区/漏极区82和84以及触点102和104间的界面上形成硅化物。触点102物理和电力地连接于外延源极区/漏极区82，触点104物理和电力地连接于外延源极区/漏极区84，触点106物理和电力地连接于栅极电极94，以及触点108物理和电力地连接于栅极电极98。
在图27a、27b和27c中，金属间介电层(imd)110沉积于ild100的上方。还是如图27a、27b和27c所示，互连件124、126、128和130通过imd110形成并在下方的ild100内与各自的导电功能件接触(例如，触点102、104、106和/或108)。在实施例中，imd110是多层薄膜堆叠件，其通过同以上图1-7和/或图8-12和对应段落所述的方法形成。对应蚀刻停止层14的层114同上所述，对应第一介电层16的层116同上所述，对应插入层18或26的层118同上所述，以及对应第二介电层20的层120同上所述。这些层与其在以上之前实施例中描述的对应层相似，其说明在本文不再重复。互连件124、126、128和130的开口通过imd110形成的方法与以上在图4和对应段落中描述的方法相似。这些开口可同时形成于相同的工艺，或者不同的工艺。互连件124、126、128和130形成的方法与以上在图5-6和/或图11-12和对应段落中描述的方法相似。互连件124物理和电力地连接于触点106，互连件126物理和电力地连接于触点108，互连件128物理和电力地连接于触点102，以及互连件130物理和电力地连接于触点104。
尽管没有明确显示，一位普通技术人员将会容易理解更近一步的工艺步骤可实施于图27a、27b和27c中的结构上。例如，不同的imd以及它们对应的金属化可形成于imd110的上方。
通过提供插入层(例如，层18、26和/或118)作为框架以提供额外结构支撑，环绕介电层(例如，层16、20、116和/或120)通常较弱的多孔材料可得到支撑。这种结构支撑有助于减少不同开口间的差异，这种差异可能是由它们与邻近开口的接近度(或者是缺少接近度)引起的。这样可以阻止在随后的灌缝工艺中可能出现的复杂情况。
一个实施例是一种方法，其包含了沉积第一介电层于衬底上方，形成第二介电层于第一介电层上，第二介电层具有强于第一介电层的硬度和高于第一介电层的k值，以及沉积第三介电层于第二介电层的上方，第三介电层具有弱于第二介电层的硬度以及低于第二介电层的k值。该方法进一步包含了蚀刻第三介电层、第二介电层以及第一介电层以在衬底上方形成暴露第一区域的第一开口，第一开口具有第一宽度的通孔开口和第二宽度的沟槽开口，沟槽开口覆盖通孔开口，第二宽度大于第一宽度，沟槽开口的底部表面与第二介电层的表面被第一介电层的第一部分或者第三介电层的第一部分离开，使用导电材料填充第一开口以形成与衬底第一区域接触的第一导电互连件，第一导电互连件包括通孔开口中的通孔部分和沟槽开口中的沟槽部分。
另一个实施例是一种方法，其包含了沉积具有第一厚度的第一介电层于衬底上方的导电元件上方，实施等离子体处理工艺以在第一介电层上形成插入层，插入层具有高于第一介电层的k值，其中，当实施等离子体处理工艺之后，第一介电层具有小于第一厚度的第二厚度，以及沉积第二介电层于插入层上方，第二介电层具有低于插入层的k值。该方法还包含了蚀刻第二介电层、插入层以及第一介电层以在衬底上方形成暴露导电元件的通孔开口，以及蚀刻第二介电层以形成沟槽开口覆盖通孔开口，沟槽开口具有大于通孔开口的宽度，第二介电层的第一部分插入于沟槽开口的底部表面和插入层的顶部表面之间。
进一步的实施例是一种结构，其包含了第一介电层位于衬底上方；插入层位于第一介电层上方并与其接触，插入层具有强于第一介电层的硬度和高于第一介电层的k值，第二介电层位于插入层上方并与其接触，第二介电层具有弱于插入层的硬度和和低于插入层的k值，以及第一导电互连件通过第二介电层、插入层和第一介电层延伸并与衬底上方的第一区域接触，第一导电互连件包含第一宽度的通孔部分和第二宽度的沟槽部分，沟槽部分覆盖通孔部分，第二宽度大于第一宽度，沟槽部分的底部表面与插入层的表面被第一介电层的第一部分或者第二介电层的第一部分离开。
根据本发明的一个方面，提供一种方法，包括：在衬底上方沉积第一介电层；在第一介电层上形成第二介电层，第二介电层具有大于第一介电层的硬度和大于第一介电层的k值；在第二介电层上方沉积第三介电层，第三介电层具有小于第二介电层的硬度和小于第二介电层的k值；蚀刻第三介电层、第二介电层和第一介电层以形成暴露衬底上方的第一区域的第一开口，第一开口具有第一宽度的通孔开口和第二宽度的沟槽开口，沟槽开口与通孔开口重叠，第二宽度大于第一宽度，沟槽开口的底部表面与第二介电层的表面被第一介电层的第一部分或第三介电层的第一部分分离开；以及使用导电材料填充第一开口以形成接触衬底上方的第一区域的第一导电互连件，第一导电互连件包括位于通孔开口中的通孔部分和位于沟槽开口中的沟槽部分。
根据本发明的一个实施例，衬底上方的第一区域包括导电元件，第一导电互连件接触导电元件。
根据本发明的一个实施例，第二介电层接触第一导电互连件的通孔部分。
根据本发明的一个实施例，第二介电层接触第一导电互连件的沟槽部分。
根据本发明的一个实施例，在第一介电层上形成第二介电层包括：在第一介电层上实施等离子体处理工艺以在第一介电层上形成第二介电层，其中，在等离子体处理工艺之后，第一介电层的厚度小于在等离子体处理工艺之前第一介电层的厚度。
根据本发明的一个实施例，在第一介电层上形成第二介电层包括：在第一介电层上沉积第二介电层。
根据本发明的一个实施例，使用导电材料填充第一开口包括：使用阻隔层为第一开口加衬里；使用导电材料填充带衬里的第一开口；以及平坦化导电材料、阻隔层和第三介电层以移除第三介电层的顶部表面上方的多余的导电材料和阻隔层，以形成接触衬底上方的第一区域的第一导电互连件。
根据本发明的一个实施例，方法还包括：在衬底上方沉积蚀刻停止层，第一介电层形成在蚀刻停止层上方并且接触蚀刻停止层，第一开口延伸通过蚀刻停止层。
根据本发明的一个实施例，第一介电层具有小于或等于2.6的k值，并且第二介电层具有大于或等于2.8的k值。
根据本发明的另一方面，提供一种方法，包括：在衬底上方的导电元件上方沉积具有第一厚度的第一介电层；实施等离子体处理工艺以在第一介电层上形成插入层，插入层具有大于第一介电层的k值，其中，在等离子体处理工艺之后，第一介电层具有小于第一厚度的第二厚度；在插入层上方沉积第二介电层，第二介电层具有小于插入层的k值；蚀刻第二介电层、插入层和第一介电层以形成暴露衬底上方的导电元件的通孔开口；以及蚀刻第二介电层以形成与通孔开口重叠的沟槽开口，沟槽开口具有大于通孔开口的宽度，第二介电层的第一部分被插在沟槽开口的底部表面和插入层的顶部表面之间。
根据本发明的一个实施例，第一介电层具有小于或等于2.6的k值，并且插入层具有大于或等于2.8的k值。
根据本发明的一个实施例，方法还包括：使用导电材料填充通孔开口和沟槽开口以形成接触衬底上的导电元件的第一导电互连件，第一导电互连件包括位于通孔开口中的通孔部分和位于沟槽开口中的沟槽部分。
根据本发明的一个实施例，插入层接触第一导电互连件的通孔部分。
根据本发明的一个实施例，方法还包括：在衬底及衬底内的导电元件上方沉积蚀刻停止层，第一介电层形成在蚀刻停止层上方并且接触蚀刻停止层，通孔开口延伸通过蚀刻停止层。
根据本发明的一个实施例，导电元件是导电触头，导电触头电力接触鳍式场效应晶体管(finfet)的源极区/漏极区。
根据本发明的另一方面，提供一种结构，包括：位于衬底上方的第一介电层；位于第一介电层上方并且接触第一介电层的插入层，插入层具有大于第一介电层的硬度和大于第一介电层的k值；位于插入层上方并且与插入层接触的第二介电层，第二介电层具有小于插入层的硬度和小于插入层的k值；以及延伸通过第二介电层、插入层和第一介电层以接触衬底上方的第一区域的第一导电互连件，第一导电互连件包括第一宽度的通孔部分和第二宽度的沟槽部分，沟槽部分与通孔部分重叠，第二宽度大于第一宽度，沟槽部分的底部表面与插入层的表面被第一介电层的第一部分或第二介电层的第一部分分离开。
根据本发明的一个实施例，衬底上方的第一区域包括导电元件，第一导电互连件接触导电元件。
根据本发明的一个实施例，导电元件是导电触头，导电触头电力接触鳍式场效应晶体管(finfet)的源极区/漏极区。
根据本发明的一个实施例，插入层接触第一导电互连件的通孔部分。
根据本发明的一个实施例，插入层接触第一导电互连件的沟槽部分。
前述内容概述了多个实施例的特征，从而使得本领域的技术人员能较好地理解本公开的所述方面。本领域技术人员应理解，其可以轻松地将本公开作为基础，用于设计或修改其它工艺或结构，从而达成与本文实施例所介绍的相同目的和/实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。
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