沟槽型超级结的制造方法与流程

本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结的制造方法。

背景技术：

超级结为由形成于半导体衬底中的交替排列的P型薄层也即P型柱(P-Pillar)和N型薄层也即N型柱(N-Pillar)组成，现有超级结的制造方法中包括沟槽型超级结的制造方法，这种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(ERIFilling)的方式在刻出的沟槽上填充P型掺杂的硅外延，并且要求填充区域具有完好的晶体结构，以便后续流程制作高性能的器件。

利用深沟槽和外延填充的方法制作超级结器件，对于深沟槽刻蚀和外延填充都是一种挑战，动辄大于10的深宽比，使得这种器件的制作非常困难，在提升器件的性能的同时一般都要求更高的工艺能力。

如图1所示，是现有沟槽型超级结的制造方法形成的超级结在后续热过程之后的结构示意图；现有方法包括如下步骤：

步骤一、提供一半导体衬底如硅衬底101，在所述半导体衬底101表面形成有第一N型外延层102。

步骤二、采用光刻刻蚀工艺在第一N型外延层102中形成多个沟槽。

步骤三、采用外延生长中在所述沟槽中填充P型外延层103，P型外延层103会同时延伸到所述沟槽外部的所述第一N型外延层102表面。

步骤四、进行化学机械研磨工艺将沟槽外部的P型外延层103去除，沟槽区域内的P型外延层103和沟槽外部的表面相平，最后形成由填充于沟槽中的所述P型外延层103组成的P型薄层和由所述沟槽之间的所述第一N型外延层102组成N型薄层交替排列结构，该P型薄层和N型薄层交替排列的结构即为超级结。

超级结形成之后，后续需要制作超级结器件，后续超级结器件制作过程中会包括P型体区(Pbody)推进等一系列热过程中，已制作完成的P型薄层也称P型柱(P-Pillar)也会受到很大的推进，根据工艺不同，单边推进量可能接近1微米，图1中标记103a所示区域即为P型薄层103在后续热过程后的硼向外横向扩散到N型薄层102中的区域，现有方法形成的P型薄层103会产生较多的外扩，P型薄层103和N型薄层102之间的掺杂会互相抵消效应(counter dope)，最后会使得N型薄层102具有导电性能导电通道的有效宽度变窄，从而会损失器件性能，损失工艺能力。

在现有方法中，因为P型薄层103是通过外延填充沟槽实现，而N型薄层则直接由所述沟槽之间的所述第一N型外延层102组成，故P区域即P型薄层103的浓度调节是比较容易的，而所述第一N型外延层102的浓度一般是固定的。在经历后续Thermal即热过程后，P型薄层103和N型薄层102的有效掺杂浓度分布如下图2所示，图2中以半个Pitch的超级结单元为例进行说明，通常超级结中一个pitch是指一个沟槽的宽度加一个沟槽间距，也即一个pitch为由一个P型薄层103和一个N型薄层102组成的超级结单元的宽度。在Pitch越小的器件上，器件的正向导通电阻(RSP)受P-Pillar和N-Pillar的counter dope影响越大，图2中以Pitch为7微米,P-pillar的设计宽度为3微米，N-Pillar设计宽度为4微米的情况作为说明，可以看出，横向位置为2微米处为沟槽的一个侧面，小于2微米的横向位置为N-Pillar区域，大于2微米的横向位置为P-Pillar区域，从现有方法形成的超级结的归一化掺杂浓度及位置关系的曲线201可以看出，N-Pillar的掺杂浓度会从最大值逐渐降低到0，并将部分N-Pillar会变成P型掺杂并逐渐升高到P-Pillar的最大掺杂值，可以看出，实际的N型掺杂区域的宽度小于N-Pillar的原始宽度，且被P型杂质扩展的区域的N型掺杂浓度会逐渐降低。可见，由于PN Counter Dope，N型掺杂区域原本的导电通路不仅变小，而且靠近PN结区域浓度下降严重，对于正向导通电阻有非常不利的影响。

技术实现要素：

本发明所要解决的技术问题是提供一种沟槽型超级结的制造方法，能增加N型薄层的导电通道的有效宽度从而降低器件正向导通电阻，同时能不影响器件的击穿电压，能提升器件性能，能降低工艺开发压力。

为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一N型外延层。

步骤二、采用光刻刻蚀工艺在所述第一N型外延层中形成多个沟槽。

步骤三、采用外延生长在所述沟槽的底部表面和侧面形成第二N型外延层，所述第二N型外延层的掺杂浓度高于所述第一N型外延层的掺杂浓度；所述第二N型外延层的厚度设置为小于等于后续形成的P型外延层的P型杂质在后续热过程中向所述第一N型外延层方向单边推进的宽度，所述第二N型外延层用于阻挡所述P型外延层的P型杂质推进到所述第一N型外延层中以及对所述P型外延层的P型杂质推进区域中的所述第一N型外延层的N型杂质进行补偿。

步骤四、采用外延生长工艺在形成有所述第二N型外延层的所述沟槽中填充所述P型外延层。

步骤五、进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽外部的所述P型外延层去除、将所述沟槽区域的所述P型外延层的表面和所述沟槽外的表面相平；由填充于所述沟槽中的所述P型外延层组成P型薄层，由各所述沟槽之间的所述第一N型外延层和所述第二N型外延层组成N型薄层，由所述N型薄层和所述P型薄层交替排列组成超级结。

进一步的改进是，步骤一中所述第一N型外延层的厚度为15微米～60微米。

进一步的改进是，所述半导体衬底为硅衬底，所述第一N型外延层为N型硅外延层，所述第二N型外延层为N型硅外延层，所述P型外延层为P型硅外延层。

进一步的改进是，步骤二中形成所述沟槽包括如下分步骤：

步骤21、在所述第一N型外延层表面形成硬质掩模层。

步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开。

步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。

步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述第一N型外延层进行刻蚀形成所述沟槽。

采用所述硬质掩模层之后，在所述步骤五中所述化学机械研磨工艺以所述硬质掩模层为研磨终点，在所述化学机械研磨工艺之后去除所述硬质掩模层。

进一步的改进是，所述硬质掩模层由依次形成于所述第一N型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。

进一步的改进是，步骤24中所述沟槽的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上；在所述沟槽形成之后还包括如下步骤：

步骤25、去除所述第三氧化层。

步骤26、采用热氧化工艺在所述沟槽的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。

步骤27、去除所述第二氮化硅层。

之后，在所述步骤五中所述化学机械研磨工艺以所述硬质掩模层的所述第一氧化层为研磨终点，在所述化学机械研磨工艺之后去除所述第一氧化层。

进一步的改进是，所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。

进一步的改进是，步骤25中采用湿法刻蚀工艺去除所述第三氧化层；步骤27中采用热磷酸去除所述第二氮化硅层；去除所述第一氧化层采用湿法刻蚀工艺。

进一步的改进是，所述P型外延层的掺杂元素为硼，所述P型外延层的P型杂质在后续热过程中向所述第一N型外延层方向单边推进的宽度小于等于1微米。

进一步的改进是，步骤三中所述第二N型外延层的厚度为小于等于0.3微米，所述第二N型外延层的N型掺杂浓度为1e14cm^-3～1e19cm^-3。

进一步的改进是，所述第二N型外延层的N型掺杂浓度为2e16cm^-3。

进一步的改进是，步骤三中采用选择性外延生长工艺形成所述第二N型外延层；或者，步骤三中采用非选择性外延生长工艺形成所述第二N型外延层。

进一步的改进是，步骤二中根据后续步骤三中需要形成的所述第二N型外延层的厚度预先增加所述沟槽的宽度，以降低所述沟槽的深宽比，从而降低所述沟槽的刻蚀工艺难度。

进一步的改进是，所述沟槽增加的宽度小于等于所述第二N型外延层的厚度的两倍。

本发明通过在沟槽形成后，在填充P型外延层之前在沟槽的底部表面和侧面形成一层较薄的第二N型外延层，相比于第一N型外延层掺杂浓度固定的特点，第二N型外延层为单独采用外延工艺形成，故第二N型外延层的掺杂浓度能单独调节，故本发明能将第二N型外延层的掺杂浓度设置为高于第一N型外延层的掺杂浓度，通过较高浓度的第二N型外延层的设置能够提供更多的杂质抵消P型外延层向第一N型外延层方向外扩的P型杂质，从而能形成阻挡P型外延层的P型杂质推进到第一N型外延层中的效应；同时，由于第二N型外延层的掺杂浓度高于第一N型外延层的掺杂浓度，故第二N型外延层的N型杂质还会横向扩散到第一N型外延层中，用于对P型外延层的P型杂质推进区域中的第一N型外延层的N型杂质进行补偿，这样能够提高P型薄层和N型薄层形成的PN结界面处的N型杂质浓度，从而能增加N型薄层的导电通道的有效宽度从而降低器件正向导通电阻；同时本发明的第二N型外延层的厚度设置为小于等于后续形成的P型外延层的P型杂质在后续热过程中向第一N型外延层方向单边推进的宽度，所以，第二N型外延层的厚度较薄，对整个超结单元的耐压影响不大，故本发明能不影响器件的击穿电压，从而能提升器件性能。

另外，本发明由于在沟槽之后增加了形成第二N型外延层的步骤，故能够在刻蚀沟槽时预先增加沟槽的宽度，以使整个的P型薄层和N型薄层的厚度和现有不设置第二N型外延层的相当，故和现有技术相比，本发明能增加沟槽的宽度，从而能降低沟槽的深宽比，能使沟槽的刻蚀变简单，从而能降低工艺开发压力。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有沟槽型超级结的制造方法形成的超级结在后续热过程之后的结构示意图；

图2是现有方法形成的超级结的归一化掺杂浓度及位置关系的曲线；

图3是本发明实施例方法的流程图；

图4A-图4E是本发明实施例方法各步骤中的器件结构示意图；

图5是本发明实施例方法和现有方法形成的超级结的归一化掺杂浓度及位置关系的曲线。

具体实施方式

如图3所示，是本发明实施例方法的流程图；如图4A至图4E所示，是本发明实施例方法各步骤中的器件结构示意图；本发明实施例沟槽型超级结的制造方法包括如下步骤：

步骤一、如图4A所示，提供一半导体衬底1，在所述半导体衬底1表面形成有第一N型外延层2。

较佳选择为，所述第一N型外延层2的厚度为15微米～60微米。所述半导体衬底1为硅衬底，所述第一N型外延层2为N型硅外延层，所述P型外延层6为P型硅外延层。

步骤二、如图4B所示，采用光刻刻蚀工艺在所述第一N型外延层2中形成多个沟槽4。

较佳为，形成所述沟槽4包括如下分步骤：

步骤21、如图4A所示，在所述第一N型外延层2表面形成硬质掩模层3。

更优选择为，所述硬质掩模层3由依次形成于所述第一N型外延层2表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。

步骤22、如图4B所示，在所述硬质掩模层3表面涂布光刻胶，进行光刻工艺将所述沟槽4形成区域打开。

步骤23、如图4B所示，以所述光刻胶为掩模对所述硬质掩模层3进行刻蚀，该刻蚀工艺将所述沟槽4形成区域的所述硬质掩模层3去除、所述沟槽4外的所述硬质掩模层3保留。

步骤24、如图4B所示，去除所述光刻胶，以所述硬质掩模层3为掩模对所述第一N型外延层2进行刻蚀形成所述沟槽4。所述沟槽4的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上。

步骤25、去除所述第三氧化层。采用湿法刻蚀工艺去除所述第三氧化层。

步骤26、采用热氧化工艺在所述沟槽4的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽4的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。

步骤27、去除所述第二氮化硅层。采用热磷酸去除所述第二氮化硅层。

较佳为，本步骤二中根据后续步骤三中需要形成的第二N型外延层5的厚度预先增加所述沟槽4的宽度，以降低所述沟槽4的深宽比，从而降低所述沟槽4的刻蚀工艺难度。所述沟槽4增加的宽度小于等于所述第二N型外延层5的厚度的两倍。

步骤三、如图4C所示，采用外延生长在所述沟槽4的底部表面和侧面形成第二N型外延层5。

本发明实施例中，采用选择性外延生长工艺形成所述第二N型外延层5。在其它实施例中也能为：采用非选择性外延生长工艺形成所述第二N型外延层5。

所述第二N型外延层5的掺杂浓度高于所述第一N型外延层2的掺杂浓度；所述第二N型外延层5的厚度设置为小于等于后续形成的P型外延层6的P型杂质在后续热过程中向所述第一N型外延层2方向单边推进的宽度，所述第二N型外延层5用于阻挡所述P型外延层6的P型杂质推进到所述第一N型外延层2中以及对所述P型外延层6的P型杂质推进区域中的所述第一N型外延层2的N型杂质进行补偿。

较佳为，本发明实施例方法中，所述P型外延层6的掺杂元素为硼，所述P型外延层6的P型杂质在后续热过程中向所述第一N型外延层2方向单边推进的宽度小于等于1微米。所述第二N型外延层5的厚度为小于等于0.3微米，所述第二N型外延层5的N型掺杂浓度为1e14cm^-3～1e19cm^-3；更优选择为，所述第二N型外延层的N型掺杂浓度为2e16cm^-3。

步骤四、如图4D所示，采用外延生长工艺在形成有所述第二N型外延层5的所述沟槽4中填充P型外延层6，所述P型外延层6同时延伸到所述沟槽4外部的所述第一N型外延层2表面；所述P型外延层6的掺杂元素为硼，通过设置所述第二N型外延层5阻挡所述P型外延层6中的硼外扩到所述第一N型外延层2中。

步骤五、如图4E所示，进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽4外部的所述P型外延层6去除、将所述沟槽4区域的所述P型外延层6的表面和所述沟槽4外的表面相平；由填充于所述沟槽4中的所述P型外延层6组成P型薄层，由各所述沟槽4之间的所述第一N型外延层2和所述第二N型外延层5组成N型薄层，由所述N型薄层和所述P型薄层交替排列组成超级结。

超级结形成后，在后续形成超级结器件的过程中需要使用到多次热退火，多次热退火的叠加形成的后续热过程会使P型薄层中的硼外扩的N型薄层中，本发明实施例方法通过设置第二N型外延层5后，利用第二N型外延层5的掺杂浓度和厚度都可以调节的特点，能够通过第二N型外延层5的可调节的N型杂质来和P型外延层6的外扩的P型杂质即硼进行掺杂互相抵消即counter dope，从而能实现阻挡所述P型外延层6的P型杂质推进到所述第一N型外延层2中；另外，即使部分P型杂质扩散到所述第一N型外延层2中，第二N型外延层5中的N型杂质也会扩散到邻近的所述第一N型外延层2中从而对所述P型外延层6的P型杂质推进区域中的所述第一N型外延层2的N型杂质进行补偿。

如图5所示，是本发明实施例方法和现有方法形成的超级结的归一化掺杂浓度及位置关系的曲线，和图2一样，图5中还是以Pitch为7微米,P-pillar的设计宽度为3微米，N-Pillar设计宽度为4微米的情况作为说明，曲线201和图2中的曲线201一样是现有方法形成的超级结的归一化掺杂浓度及位置关系的曲线，曲线202则是本发明实施例方法形成的超级结的归一化掺杂浓度及位置关系的曲线，可以看出，曲线202的N型掺杂区域更加宽，且靠近PN结界面处N型掺杂浓度更高，所以本发明实施例方法能增加N型薄层的导电通道的有效宽度从而降低器件正向导通电阻；另外，第二N型外延层5的厚度较薄，对整个超结单元的Pitch不变，故增加第二N型外延层5对器件的耐压影响不大，故本发明实施例方法能不影响器件的击穿电压，从而能提升器件性能。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。