半导体器件及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术

mos晶体管是现代集成电路中最重要的元件之一。mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构两侧半导体衬底内的源漏掺杂区。mos晶体管的工作原理是：通过在栅极结构施加电压，调节栅极结构底部沟道的电流来产生开关信号。

mos晶体管包括n型mos晶体管和p型mos晶体管。n型mos晶体管中源漏掺杂区表面的金属硅化物需要选择合适的材料，使n型mos晶体管中源漏掺杂区表面的金属硅化物与源漏掺杂区之间具有较低的肖特基势垒；p型mos晶体管中源漏掺杂区表面的金属硅化物需要选择合适的材料，使p型mos晶体管中源漏掺杂区表面的金属硅化物与源漏掺杂区之间具有较低的肖特基势垒。基于此，为了满足n型mos晶体管和p型mos晶体管中对金属硅化物与源漏掺杂区之间肖特基势垒的要求，n型mos晶体管的金属硅化物和p型mos晶体管的金属硅化物的材料不同。

然而，现有技术形成包括n型mos晶体管和p型mos晶体管的半导体器件的工艺较为复杂。

技术实现要素：

本发明解决的问题是提供一种半导体器件及其形成方法，以简化工艺。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括第一区和第二区；形成位于基底第一区中的第一掺杂区和位于基底第二区中的第二掺杂区，第二掺杂区中掺杂有阻挡离子；在第一掺杂区表面和第二掺杂区表面形成第一金属层；在第一金属层表面形成第二金属层，第二金属层和第一金属层的材料不同；进行退火工艺，使第一掺杂区上的第一金属层和第二金属层与第一掺杂区表面材料形成第一金属硅化物层，使第二掺杂区表面的第一金属层和第二掺杂区表面材料反应形成具有阻挡离子的第二金属硅化物层，阻挡离子阻挡第二金属层的原子扩散进入第二金属硅化物层中。

可选的，所述阻挡离子为c离子、f离子或sb离子；在形成所述第一金属层之前，第二掺杂区中阻挡离子的浓度为1e18atom/cm³～1e21atom/cm³。

可选的，所述第一金属层的厚度为30埃～100埃，所述第二金属层的厚度为10埃～30埃。

可选的，所述第一区用于形成p型晶体管，所述第二区用于形成n型晶体管；所述第二金属层的功函数大于所述第一金属层的功函数；所述第一金属硅化物层功函数大于第二金属硅化物层的功函数。

可选的，所述第一金属层的材料为ti、ni或co；所述第二金属层的材料为包括pt。

可选的，所述退火工艺的参数包括：采用的气体包括惰性气体，退火温度为700摄氏度～1000摄氏度。

可选的，所述第一掺杂区的材料为掺杂有第一导电离子的锗硅，第一导电离子的导电类型为p型；所述第二掺杂区的材料为掺杂有第二导电离子和阻挡离子的硅，第二导电离子的导电类型为n型。

可选的，当所述第一金属层的材料为ti，第二金属层的材料为pt时，第一金属硅化物层的材料为掺杂有第一导电离子和pt离子的tisige，第二金属硅化物层的材料为掺杂有第二导电离子和阻挡离子的tisi。

可选的，还包括：形成位于基底第一区上的第一栅极结构和位于基底第二区上的第二栅极结构；所述第一掺杂区分别位于第一栅极结构两侧，所述第二掺杂区分别位于第二栅极结构两侧；形成介质层，所述介质层覆盖第一栅极结构、第二栅极结构、第一掺杂区、第二掺杂区和基底；在所述介质层中形成贯穿介质层的第一源漏通孔和第二源漏通孔，第一源漏通孔分别位于第一栅极结构两侧且暴露出第一掺杂区表面，第二源漏通孔分别位于第二栅极结构两侧且暴露出第二掺杂区表面；在第一源漏通孔底部的第一掺杂区表面和第二源漏通孔底部的第二掺杂区表面形成所述第一金属层。

可选的，还包括：在形成第一金属层之前，对第一源漏通孔底部的第一掺杂区表面和第二源漏通孔底部的第二掺杂区表面进行非晶化处理。

可选的，所述非晶化处理包括离子注入工艺，所述离子注入工艺采用的离子和阻挡离子不同。

可选的，所述离子注入工艺采用的离子为锗离子。

可选的，所述第一金属层还位于第一源漏通孔的侧壁、第二源漏通孔的侧壁以及介质层的顶部表面。

可选的，形成所述第一金属层的工艺包括化学气相沉积工艺；形成所述第二金属层的工艺包括溅射工艺。

可选的，还包括：形成第二金属层后，且在进行退火工艺之前，在第一源漏通孔的侧壁和底部、第二源漏通孔的侧壁和底部以及介质层上形成阻挡层，所述阻挡层位于第二金属层表面。

可选的，所述阻挡层的材料包括tin或tan。

可选的，还包括：进行退火工艺后，在所述第一源漏通孔和第二源漏通孔中以及介质层上形成插塞材料层，所述插塞材料层位于阻挡层表面；去除介质层上的插塞材料层、阻挡层、第二金属层和第一金属层，使第一源漏通孔中的插塞材料层形成第一插塞，使第二源漏通孔中的插塞材料层形成第二插塞。

本发明还提供一种采用上述任意一项方法所形成的半导体器件。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体器件的形成方法中，第一掺杂区上的第一金属层和第二金属层与第一掺杂区表面材料形成第一金属硅化物层。第二掺杂区表面的第一金属层和第二掺杂区表面材料反应形成第二金属硅化物层。由于第二掺杂区中掺杂有阻挡离子，因此第二金属硅化物层中也具有阻挡离子，阻挡离子能够阻挡第二掺杂区上的第二金属层的原子扩散进入第二金属硅化物层中，避免第二金属硅化物层中含有第二金属层的金属离子。第一金属硅化物层和第二金属硅化物层的材料不同，用于满足第一区和第二区对应形成的器件具有不同特性的需要。由于第一金属硅化物层和第二金属硅化物层在同一工艺制程中形成，因此简化了工艺。

进一步，所述第一区用于形成p型晶体管，所述第二区用于形成n型晶体管，所述第二金属层的功函数大于所述第一金属层的功函数，因此使所述第一金属硅化物层的功函数大于第二金属硅化物层的功函数。第一金属硅化物层和第一掺杂区之间具有较低的肖特基势垒，p型晶体管的电学特性得到改善；第二金属硅化物层和第二掺杂区之间具有较低的肖特基势垒，n型晶体管的电学特性得到改善。

附图说明

图1至图7是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的半导体器件的工艺较为复杂。

一种半导体器件的形成方法，包括：提供基底，所述基底包括第一区和第二区，第一区用于形成p型晶体管，第二区用于形成n型晶体管；形成第一掺杂区和第二掺杂区，第一掺杂区位于基底第一区中，第二掺杂区位于基底第二区中；采用第一金属硅化工艺在第一掺杂区表面形成第一金属硅化物层；采用第二金属硅化工艺在第二掺杂区表面形成第二金属硅化物层，第二金属硅化物层和第一金属硅化物层的材料不同。

然而，上述形成半导体器件的方法较为复杂，经研究发现，原因在于：

p型mos晶体管中第一金属硅化物层需要选择合适的材料，使p型mos晶体管中第一金属硅化物层与第一掺杂区之间具有较低的肖特基势垒；n型mos晶体管中第二金属硅化物层需要选择合适的材料，使n型mos晶体管中第二金属硅化物层与第二掺杂区之间具有较低的肖特基势垒。为了满足n型mos晶体管和p型mos晶体管中对相应的肖特基势垒的要求，n型mos晶体管的金属硅化物和p型mos晶体管的金属硅化物的材料不同。

所述第一金属硅化物层通过第一金属层和第一掺杂区表面材料反应而形成。所述第二金属硅化物层通过第二金属层和第二掺杂区表面材料反应而形成。第一金属硅化物层和第二金属硅化物层分别在不同的工艺制程中形成，使得第二金属硅化物层的材料不受到第一金属层的影响，第一金属硅化物层的材料不受到第二金属层的影响。但是，第一金属硅化物层和第二金属硅化物层分别在不同的工艺制程中形成，导致工艺复杂度增加。

在此基础上，本发明提供一种半导体器件的形成方法，在第一掺杂区表面和第二掺杂区表面形成第一金属层和位于第一金属层表面的第二金属层，第二金属层和第一金属层的材料不同；进行退火工艺，使第一掺杂区上的第一金属层和第二金属层与第一掺杂区表面材料形成第一金属硅化物层，使第二掺杂区表面的第一金属层和第二掺杂区表面材料反应形成具有阻挡离子的第二金属硅化物层，阻挡离子阻挡第二金属层的原子扩散进入第二金属硅化物层中。所述方法简化了工艺。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图7是本发明一实施例中半导体器件形成过程的结构示意图。

参考图1，提供基底，所述基底包括第一区a和第二区b。

所述第一区a和第二区b用于形成不同性能的器件。具体的，第一区a中的第一金属硅化物层与第二区b中第二金属硅化物层的材料不同，用于满足第一区a和第二区b对应形成的器件具有不同特性的需要。

本实施例中，第一区a用于形成p型晶体管，第二区b用于形成n型晶体管。

本实施例中，以第一区a和第二区b用于形成鳍式场效应晶体管为示例进行说明，相应的，第一区用于p型鳍式场效应晶体管，第二区用于形成n型鳍式场效应晶体管。在其它实施例中，半导体器件为平面式的mos晶体管。

本实施例中，基底包括半导体衬底100和位于半导体衬底100上的鳍部，所述鳍部包括第一鳍部111和第二鳍部112，第一鳍部111位于第一区a，第二鳍部112位于第二区b。在其它实施例中，基底为平面式的半导体衬底。

所述半导体衬底100可以是单晶硅，多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底100可以是单层结构，半导体衬底100也可以是复合结构，如绝缘体上硅；所述半导体衬底100还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底100的材料为单晶硅。

本实施例中，半导体衬底100上还具有覆盖第一鳍部111部分侧壁和第二鳍部112部分侧壁的隔离结构103，隔离结构103的顶部表面低于第一鳍部111和第二鳍部112的顶部表面。所述隔离结构103的材料包括氧化硅。

继续参考图1，形成位于基底第一区a中的第一掺杂区121和位于基底第二区b中的第二掺杂区122，第二掺杂区122中掺杂有阻挡离子。

本实施例中，所述第一掺杂区121的材料为掺杂有第一导电离子的锗硅，第一导电离子的导电类型为p型；所述第二掺杂区122的材料为掺杂有第二导电离子和阻挡离子的硅，第二导电离子的导电类型为n型。

所述第一掺杂区121中未掺杂阻挡离子。

所述阻挡离子为c离子、f离子或sb离子。本实施例中，所述阻挡离子为碳离子。

所述第二掺杂区122中阻挡离子的浓度为1e18atom/cm³～1e21atom/cm³。所述第二掺杂区122中阻挡离子的浓度选择此范围的意义包括：若第二掺杂区122中阻挡离子的浓度大于1e21atom/cm³，造成工艺浪费，且使得对阻挡离子阻挡第二金属层的离子能力的要求较高；若第二掺杂区122中阻挡离子的浓度小于1e18atom/cm³，阻挡离子对后续第二金属层的离子的阻挡程度较小。

本实施例中，还包括：形成位于基底第一区a上的第一栅极结构131和位于基底第二区b上的第二栅极结构132；所述第一掺杂区121分别位于第一栅极结构131两侧，所述第二掺杂区122分别位于第二栅极结构132两侧；形成介质层140，所述介质层140覆盖第一栅极结构131、第二栅极结构132、第一掺杂区121、第二掺杂区122和基底；在所述介质层140中形成贯穿介质层140的第一源漏通孔151和第二源漏通孔152，第一源漏通孔151分别位于第一栅极结构131两侧且暴露出第一掺杂区121表面，第二源漏通孔152分别位于第二栅极结构132两侧且暴露出第二掺杂区122表面。

具体的，第一栅极结构131横跨第一鳍部111、覆盖第一鳍部111的部分侧壁表面和部分顶部表面。第一栅极结构131包括横跨第一鳍部111的第一栅介质层133和位于第一栅介质层133上的第一栅电极层134。第二栅极结构132横跨第二鳍部112、覆盖第二鳍部112的部分侧壁表面和部分顶部表面。第二栅极结构132包括横跨第二鳍部112的第二栅介质层135和位于第二栅介质层135上的第二栅电极层136。第一栅介质层133位于第一区a隔离结构103部分表面、覆盖第一鳍部111的部分顶部表面和部分侧壁表面。第二栅介质层135位于第二区b隔离结构103部分表面、覆盖第二鳍部112的部分顶部表面和部分侧壁表面。

所述第一栅介质层133和第二栅介质层135的材料为高k(k大于3.9)介质材料。所述第一栅电极层134和第二栅电极层136的材料为金属。

具体的，第一掺杂区121分别位于第一栅极结构131两侧的第一鳍部111中，第二掺杂区122分别位于第二栅极结构132两侧的第二鳍部112中。

所述介质层140还位于隔离结构103上，介质层140的材料包括氧化硅。

接着，在第一掺杂区121表面和第二掺杂区122表面形成第一金属层；在第一金属层表面形成第二金属层，第二金属层和第一金属层的材料不同。

本实施例中，还包括：在形成第一金属层之前，对第一源漏通孔151底部的第一掺杂区121表面和第二源漏通孔152底部的第二掺杂区122表面进行非晶化处理。

参考图2，对第一源漏通孔151底部的第一掺杂区121表面和第二源漏通孔152底部的第二掺杂区122表面进行非晶化处理。

所述非晶化处理的作用包括：使第一源漏通孔151底部暴露出的第一掺杂区121的材料表面呈非晶态，从而使后续形成的第一金属硅化物层的表面粗糙度较低；使第二源漏通孔152底部的暴露出的第二掺杂区122的材料表面呈非晶态，从而使后续形成的第二金属硅化物层的表面粗糙度较低。

对第一源漏通孔151底部的第一掺杂区121表面和第二源漏通孔152底部的第二掺杂区122表面进行非晶化处理，使得在第一源漏通孔151底部的第一掺杂区121表面形成第一非晶层153，在第二源漏通孔152底部的第二掺杂区122表面形成第二非晶层154。

后续第一金属硅化物层的表面粗糙度较低，以进一步降低后续第一插塞和第一掺杂区121之间的接触电阻；后续第二金属硅化物层的表面粗糙度较低，以进一步降低后续第二插塞和第二掺杂区122之间的接触电阻。

所述非晶化处理包括离子注入工艺。

所述离子注入工艺采用的离子和阻挡离子不同，这样避免在第一掺杂区121中注入阻挡离子。

本实施例中，所述离子注入工艺采用的离子为锗离子，原因为：锗离子即不属于n型离子，也不属于p型离子，因此所述锗离子对第一掺杂区121和第二掺杂区122的电学性能影响较小。

在其它实施例中，不进行非晶化处理。

参考图3，在第一栅极结构131上的介质层140中形成贯穿介质层140的第一栅通孔155，在第二栅极结构132上的介质层140中形成贯穿介质层140的第二栅通孔156。

所述第一栅通孔155暴露出第一栅极结构131的顶部表面，所述第二栅通孔156暴露出第二栅极结构132的顶部表面。

当进行非晶化处理时，第一栅通孔155和第二栅通孔156在进行非晶化处理之后形成。这样使第一栅极结构131和第二栅极结构132不暴露在非晶化处理的工艺环境中。避免非晶化处理采用的离子注入工艺将相应离子注入到第一栅极结构131和第二栅极结构132中而影响第一栅极结构131和第二栅极结构132的电学性能；其次，避免在非晶化处理采用的离子注入工艺中，相应离子将第一栅极结构131和第二栅极结构132表面的材料溅射出而污染离子注入工艺的腔室。

参考图4，在第一掺杂区121表面和第二掺杂区122表面形成第一金属层160；在第一金属层160表面形成第二金属层170，第二金属层170和第一金属层160的材料不同。

当进行非晶化处理时，第一金属层160在进行非晶化处理后形成。

具体的，在第一源漏通孔151底部的第一掺杂区121表面和第二源漏通孔152底部的第二掺杂区122表面形成第一金属层160。

所述第一金属层160还位于第一源漏通孔151的侧壁、第二源漏通孔152的侧壁以及介质层140的顶部表面。

本实施例中，第二金属层170的功函数大于第一金属层160的功函数。具体的，所述第一金属层160的材料为ti、ni或co，所述第二金属层170的材料包括pt。

若第一金属层160的厚度过小，导致难以形成后续的第一初始金属硅化物层和第二金属硅化物层；若第一金属层160的厚度过大，导致工艺浪费，且增加第二金属层170的原子向第一初始金属硅化物层中扩散的难度。故所述第一金属层160的厚度为30埃～100埃。

若第二金属层170的厚度过小，导致后续第一金属硅化物层和第一掺杂区界面处的第一金属硅化物层中第二金属层的离子的浓度较小，难以有效降低第一金属硅化物层和第一掺杂区之间的肖特基势垒；若第二金属层170的厚度过大，导致工艺浪费。所述第二金属层170的厚度为10埃～30埃。

形成所述第一金属层160的工艺为沉积工艺，如化学气相沉积工艺；形成所述第二金属层170的工艺为沉积工艺，如溅射工艺。

本实施例中，还包括：形成第二金属层170后，且在后续进行退火工艺之前，在第一源漏通孔151的侧壁和底部、第二源漏通孔152的侧壁和底部以及介质层140上形成阻挡层180，所述阻挡层180位于第二金属层170表面。

所述阻挡层180的材料包括tin或tan。

形成所述阻挡层180的工艺为沉积工艺，如溅射工艺、化学气相沉积工艺或原子层沉积工艺。

需要说明的是，本实施例中，形成第一栅通孔155和第二栅通孔156后，形成第一金属层160、第二金属层170和阻挡层180。相应的，第一金属层160还位于第一栅通孔155的侧壁和底部、以及第二栅通孔156的侧壁和底部。

在其它实施例中，第一金属层、第二金属层和阻挡层在形成第一栅通孔和第二栅通孔之前形成，第一金属层不位于第一栅通孔的侧壁和底部、以及第二栅通孔的侧壁和底部。

参考图5，进行退火工艺，使第一掺杂区121上的第一金属层160和第二金属层170与第一掺杂区121表面材料形成第一金属硅化物层191，使第二掺杂区122表面的第一金属层160和第二掺杂区122表面材料反应形成具有阻挡离子的第二金属硅化物层192，阻挡离子阻挡第二金属层170的原子扩散进入第二金属硅化物层192中。

形成第一金属硅化物层191的过程包括：第一掺杂区121表面的第一金属层160在所述退火工艺下与第一掺杂区121表面材料反应形成第一初始金属硅化物层；在所述退火工艺下，第一掺杂区121上的第二金属层170通过第一金属层160的原子扩散至第一初始金属硅化物层中，使第一初始金属硅化物层形成第一金属硅化物层191。

由于第一掺杂区121中没有阻挡离子，因此第一初始金属硅化物层中也没有阻挡离子，进而第二金属层170中的原子会扩散进入第一初始金属硅化物层中，形成第一金属硅化物层191。

所述第二金属硅化物层192由第二掺杂区122表面的第一金属层160和第二掺杂区122表面材料反应形成。由于第二掺杂区122中具有阻挡离子，因此第二金属硅化物层192中具有阻挡离子。第二金属硅化物层192中阻挡离子阻挡第二金属层170的原子扩散进入第二金属硅化物层192中，避免第二金属硅化物层192中含有第二金属层170的金属离子。

本实施例中，所述第二金属层170的功函数大于所述第一金属层160的功函数。因此使所述第一金属硅化物层191的功函数大于第二金属硅化物层192的功函数。第一金属硅化物层191和第一掺杂区121之间具有较低的肖特基势垒，p型晶体管的电学特性得到改善；第二金属硅化物层192和第二掺杂区122之间具有较低的肖特基势垒，n型晶体管的电学特性得到改善。

当所述第一金属层160的材料为ti，第二金属层170的材料为pt时，第一初始金属硅化物层的材料为掺杂有第一导电离子的tisige，第一金属硅化物层191的材料为掺杂有第一导电离子和pt离子的tisige，第二金属硅化物层192的材料为掺杂有第二导电离子和阻挡离子的tisi。

所述退火工艺的类型包括激光退火。

所述退火工艺的参数包括：采用的气体包括惰性气体。

所述退火工艺的参数还包括：退火温度为700摄氏度～1000摄氏度，如800摄氏度或900摄氏度。所述退火温度选择此范围的意义包括：若退火温度大于1000摄氏度，导致半导体器件源漏结性能发生变化，短沟道效应也会增加；若退火温度小于700摄氏度，导致难以形成第一金属硅化物层191和第二金属硅化物层192。

本实施例中，阻挡层180在进行退火工艺之前形成。在进行退火工艺的过程中，阻挡层180能够保护第一金属层160和第二金属层170，阻挡退火工艺对第一金属层160和第二金属层170造成氧化。

在一个实施例中，为了防止退火工艺的温度下，阻挡层180的材料重新结晶而导致阻挡层180性能稳定性较差的问题，选择退火工艺的温度在900摄氏度以下。参考图6，进行退火工艺后，在所述第一源漏通孔151(参考图5)和第二源漏通孔152(参考图5)中以及介质层140上形成插塞材料层200，所述插塞材料层200位于阻挡层180表面。

在其它实施例中，阻挡层在进行退火工艺之后形成。

所述插塞材料层200的材料为金属，如钨。

形成所述插塞材料层200的工艺为沉积工艺，如化学气相沉积工艺。

本实施例中，所述插塞材料层200覆盖第一源漏通孔151侧壁和底部的阻挡层180、第二源漏通孔152侧壁和底部的阻挡层180以及介质层140顶部的阻挡层180。所述插塞材料层200还覆盖第一栅通孔155侧壁和底部的阻挡层180以及第二栅通孔156侧壁和底部的阻挡层180。

参考图7，去除介质层140上的插塞材料层200(参考图6)、阻挡层180、第二金属层170和第一金属层160，使第一源漏通孔151(参考图5)中的插塞材料层200形成第一插塞201，使第二源漏通孔152(参考图5)中的插塞材料层200形成第二插塞202。

还使第一栅通孔155中的插塞材料层200形成第三插塞203，使第二栅通孔156中的插塞材料层200形成第四插塞204。

由于第一插塞201和第二插塞202的工艺与第三插塞203和第四插塞204的工艺在一道工艺制程中形成，因此简化了工艺。

形成第一插塞201和第二插塞202后，第一插塞201和第一金属硅化物层191之间、以及第一插塞201和介质层140之间具有阻挡层180，所述阻挡层180用于阻挡第一插塞201和第二插塞202原子扩散。

相应的，本实施例还提供一种采用上述方法形成的半导体器件。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。