一种二维材料/半导体异质结垂直隧穿晶体管及制备方法与流程

本发明属于纳电子学技术领域，具体涉及一种基于二维材料/半导体异质结的垂直隧穿场效应晶体管及其制备方法。

背景技术：

随着传统mosfet特征尺寸的减小，集成度的提高，器件的工作电压和阈值电压逐渐降低。随之而来的短沟道效应更加明显，漏致势垒降低和源-漏带带隧穿会引起器件的泄漏电流和功耗增大。另外，由于mosfet热发射的电流机制，其亚阈值斜率受热电势的限制，存在理论极限60mv/dec，且无法随着器件尺寸的减小而降低，因此导致器件的泄漏电流进一步增大，功耗问题加剧。目前，功耗问题已经是小尺寸逻辑器件设计重点关心的方面，因而超陡亚阈值斜率器件等相关研究引起了广泛关注。

作为一种超陡亚阈值斜率器件，隧穿场效应晶体管(tfet)打破传统mosfet热发射的电流机制，利用带带隧穿机制，可以突破亚阈值斜率60mv/dec的极限。同时tfet的p-i-n结构使其具有低泄漏电流和工艺兼容性好等优点。但传统si基tfet的隧穿势垒较高，导致隧穿几率较低，限制了tfet的广泛应用。采用异质结能带设计能够获得低的隧穿势垒高度，有利于隧穿几率的提高，从而改善tfet开态电流。二维半导体材料由于具有丰富的能带结构，可以通过材料选择实现具有较小隧穿势垒高度的异质结，同时由于其原子级厚度可以实现理想栅控，引起了人们的广泛研究。然而实验上二维材料难以实现高掺杂以形成p-i-n结构，目前研究的物理化学掺杂存在稳定性等问题，在实验制备中仍面临较大挑战。相比二维材料，传统三维半导体材料高掺杂的工艺已经比较成熟，所以结合两者优势，利用高掺杂的三维半导体材料和二维材料形成异质结，分别做为tfet的源区材料和沟道材料，在实现稳定的源区高掺杂的同时保持二维材料的理想栅控能力，能够大幅度提高tfet的开态电流。同时通过材料选择，能够在异质结中实现直接隧穿，即源区的价带顶和沟道区的导带底位于k空间的同一点，电子隧穿无需声子参与，能够实现高的隧穿几率，从而提高隧穿电流。那么如何有效实现二维材料/半导体异质结tfet就成为一个亟待解决的问题。

技术实现要素：

本发明的目的在于提出一种基于二维材料/半导体异质结的垂直隧穿场效应晶体管及其制备方法。通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能够获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值；同时，载流子从源区隧穿到沟道区(电子从源区的价带顶隧穿到沟道区的导带底，空穴从源区的导带底隧穿到沟道区的价带顶)，位于k空间的同一点，无需声子参与，能够实现直接隧穿，可以获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，所以可以获得理想的栅控能力。最后该器件制备工艺简单，与传统的半导体工艺兼容性大。

本发明的技术方案如下：

一种二维材料/半导体异质结的垂直隧穿场效应晶体管(如图1所示)，包括一个半导体衬底(1)、一个高掺杂半导体区(2)、一个绝缘层(3)、一个二维材料层(4)、一个栅介质层(5)、一个控制栅电极(6)、一个金属源电极(7)、一个金属漏电极(8)；其中高掺杂半导体区(2)位于半导体衬底(1)上方，绝缘体层(3)位于高掺杂半导体区(2)一侧，绝缘体层(3)的上表面与高掺杂半导体区(2)的上表面平齐。二维材料层(4)位于绝缘层(3)和部分高掺杂半导体区(2)的上方，金属源电极(7)位于高掺杂半导体区(2)远离二维材料层(4)大于100nm处，金属漏电极(8)位于部分二维材料层(4)上方，栅介质层(5)位于二维材料层(4)和金属漏电极(8)上方，控制栅电极(6)位于栅介质层(5)上方。高掺杂半导体区(2)的掺杂浓度在1×10²⁰cm^-3至1×10²¹cm^-3之间，绝缘层(3)的厚度在10nm至90nm之间，二维材料层(4)的厚度在0.5nm至10nm之间。

上述二维材料/半导体异质结的垂直隧穿场效应晶体管可以是n型器件或p型器件。对于n型器件来说，高掺杂半导体区为p型重掺杂，实现直接隧穿的异质结材料选择要求为：半导体衬底(1)的价带顶和二维材料层(4)的导带底位于k空间同一位置；对于p型器件来说，高掺杂半导体区为n型重掺杂，实现直接隧穿的异质结材料选择要求为：半导体衬底(1)的导带底和二维材料层(4)的价带顶位于k空间同一位置。

上述二维材料/半导体异质结垂直隧穿场效应晶体管的制备方法，包括以下步骤：

(1)采用离子注入对整个半导体衬底进行高掺杂；

(2)光刻暴露出高掺杂半导体区以外的区域，通过刻蚀半导体衬底形成台阶，台阶高度为10nm至300nm之间；

(3)在(2)中刻蚀形成台阶之后，保留光刻胶，通过低压力化学气相淀积(lpcvd)、等离子增强化学气相淀积(pecvd)或者原子层淀积(ald)的方法全片淀积绝缘层，厚度与(1)中刻蚀得到的台阶高度一致，然后通过剥离得到平整的半导体衬底和绝缘层表面；

(4)光刻暴露出金属源电极区，全片带胶蒸发金属后剥离形成金属源电极，合金退火形成欧姆接触；

(5)通过化学气相淀积(cvd)或者原子层淀积(ald)的方法得到位于高掺杂半导体区和绝缘层上方的二维材料层，厚度为0.5nm至10nm之间；

(6)光刻暴露出高掺杂半导体区以及金属源电极上方的二维材料，采用湿法腐蚀或者干法刻蚀的方法去除该处的二维材料，暴露出高掺杂半导体区和金属源电极；

(7)光刻暴露出金属漏电极区，全片蒸发金属后剥离形成金属漏电极；

(8)全片生长厚度均匀的栅介质层；

(9)光刻暴露出控制栅电极区，全片蒸发金属后剥离形成控制栅电极。

上述的制备方法中，所述步骤(1)中的半导体衬底材料选自si、ge、sige、gaas或其他iii-v和iv-iv族的二元或三元化合物半导体。

上述的制备方法中，所述步骤(3)中的绝缘层材料选自sio2、高k绝缘介质等传统绝缘体或者bn等其他二维材料绝缘体。

上述的制备方法中，所述步骤(4)中的金属源电极选自与半导体有较好粘附性，且能够形成欧姆接触的金属(如ti/al等)。

上述的制备方法中，所述步骤(5)中的二维材料层，对于n型器件来说，选自能够与半导体衬底形成直接隧穿的二维材料，即半导体衬底的价带顶和二维材料层的导带底位于k空间同一点(如inse等)；对于p型器件来说，选自能够与半导体衬底形成直接隧穿的二维材料，即半导体衬底的导带底和二维材料层的价带顶位于k空间同一点。

上述的制备方法中，所述步骤(7)中的金属漏电极选自与二维材料有较好粘附性，且能够形成欧姆接触的金属(如ti/au等)。

上述的制备方法中，所述步骤(8)中的生长栅介质层的方法为原子层淀积，以减小对二维材料造成的损伤。

上述的制备方法中，所述步骤(9)中的顶栅电极选自金属(ni，au，pt等)或者混合金属(pd/au，ti/au，ti/ni等)。

本发明的技术效果如下：

一、关态时，该器件形成交错式能带结构，可以获得超低的关态电流，参考图2(a)。

对于二维材料/半导体异质结，关态时能带为交错式，即二维材料的导带位于重掺杂半导体源区的价带上方，不存在隧穿窗口，半导体价带中的电子无法隧穿进入二维材料的导带中形成隧穿电流，可以实现超低的关态电流。同时关态时本器件的漏区为本征的二维材料，相比较传统的隧穿场效应晶体管漏区较高的掺杂(掺杂浓度为1×10¹⁸cm^-3至1×10¹⁹cm^-3)，可以有效抑制双极导通电流，进一步降低关态电流，有利于降低器件的静态功耗。

二、开态时，该器件形成错层式能带结构，开态电流大，参考图2(b)。

通过在控制栅上施加电压，可以调控二维材料的电势，使得二维材料的导带底低于高掺杂半导体源区的价带顶，隧穿窗口逐渐打开，源区价带的电子隧穿进入二维材料的导带之中，实现突破60mv/dec的亚阈值斜率，随着栅压的增大，隧穿电流也逐渐增大。当器件处于开态时，该器件具有以下几方面优势，可以获得较大的开态电流：

1)沟道区为二维材料，厚度较薄，且态密度较低，对栅压的屏蔽能力相比传统三维半导体材料较弱，所以栅压可以控制整个沟道区的电势，在二维材料整个厚度方向都存在隧穿窗口，相比传统的隧穿场效应晶体管隧穿窗口主要集中于沟道表面，可以获得更大的隧穿电流。同时由于源区为高掺杂的半导体，载流子态密度高，能够提供更多的载流子进行隧穿，有利于获得大的隧穿电流。

2)由于二维材料/半导体异质结界面存在范德瓦尔斯空隙，栅压可以调节范德瓦尔斯空隙上的压降来调节能带对准方式。在开态时，能带对准方式为错层式，有效隧穿势垒高度为负值，同时载流子(电子或空穴)从源区隧穿到沟道区，且位于k空间的同一点，无需声子参与，能够实现直接隧穿，可获得较大的开态电流。

3)同时控制栅上施加电压可以对漏区二维材料进行电学掺杂，可以有效降低漏区电阻，进一步提升开态电流。

4)施加栅压，隧穿发生在垂直方向，隧穿电流和异质结的面积成正比，所以该器件中可通过调节异质结的面积获得大的隧穿电流。

三、重掺杂半导体材料做源区，二维材料做沟道可以获得理想的栅控能力，获得陡直的亚阈值斜率。

对于n型器件，传统二维材料/二维材料异质结中源区难以实现p型高掺杂，在这种情况下施加栅压时不仅可以调控沟道区二维材料的电势，同时由于源区为非高掺杂导致源区电势不固定，栅压也能够调节源区二维材料的电势，使得范德瓦尔斯空隙上的压降减小，不利于有效打开隧穿窗口，导致栅控能力变差。而本发明中器件采用高掺杂的三维半导体作为源区，其与金属源电极等势，采用较薄的二维材料作为沟道材料，栅压仅调控二维材料以及二维材料/半导体异质结界面处的能带，可以获得理想的栅控能力，进一步降低器件的亚阈值斜率。对于p型器件，同样可实现理想的栅控能力和陡直的亚阈值斜率。

四、该器件制备工艺简单，与传统的半导体工艺兼容性大。

该器件利用传统半导体材料作为衬底，高掺杂的半导体作为源区，淀积得到的二维材料作为沟道区和漏区，制备工艺简单，工艺方法与现有的传统半导体工艺具有很好的兼容性。与现有的tfet相比，该器件可以同时获得较低的关态电流，较高的开态电流和陡直的亚阈值斜率，在低功耗领域有很大的应用前景。

附图说明

图1是本发明的基于二维材料/半导体异质结的垂直隧穿场效应晶体管的剖面示意图。

下面以n型器件为例，说明上述二维材料/半导体异质结的垂直隧穿场效应晶体管的制备方法，p型器件的制备方法类似。

图2(a)是本发明器件处于关态时的能带示意图，图2(b)是本发明器件处于开态时的能带示意图。

图3是通过全片离子注入对半导体衬底进行掺杂，刻蚀半导体衬底形成台阶，得到高掺杂半导体作为器件源区后的器件剖面图；

图4是通过带胶淀积绝缘层，剥离之后得到表面与高掺杂半导体区平齐的绝缘层后的器件剖面图；

图5是通过光刻并剥离金属，合金退火形成金属源电极后的器件剖面图；

图6是通过淀积生长得到位于高掺杂半导体和绝缘体衬底上二维材料后的器件剖面图；

图7是通过湿法腐蚀或者干法刻蚀工艺，暴露出高掺杂半导体和金属源电极后的器件剖面图；

图8是光刻并剥离金属得到金属漏电极后的器件剖面图；

图9是均匀生长栅介质层后的器件剖面图；

图10是光刻并剥离金属得到控制栅电极后的二维材料/半导体异质结垂直隧穿场效应晶体管的器件剖面图；

图中：

1——半导体衬底2——高掺杂半导体区

3——绝缘层4——二维材料层

5——栅介质层6——控制栅电极

7——金属源电极8——金属漏电极

具体实施方式

下面通过实例对本发明做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

本发明制备方法的一具体实例包括图3至图10所示的工艺步骤：

1)以晶向为(100)的体硅硅片为半导体衬底(1)，采用离子注入bf2⁺的方法对半导体衬底进行p型掺杂，掺杂能量和剂量分别为40kev，5e15cm^-2，光刻暴露出高掺杂半导体区(2)以外的区域，通过反应离子刻蚀(rie)或者感应耦合等离子体(icp)刻蚀半导体si衬底形成台阶，台阶高度为10nm至40nm之间，此高掺杂半导体区(2)作为器件的源区，如图3所示。

2)在上一步刻蚀形成台阶之后，保留光刻胶，在带胶样品上通过原子层淀积(ald)的方法全片淀积绝缘层hfo2(3)，厚度为10nm至90nm，通过剥离得到表面与高掺杂半导体区(2)平齐的绝缘层，如图4所示；

3)光刻露出金属源电极区，在带胶样品上电子束蒸发ti/al(10nm/50nm)，用丙酮剥离后在430℃合金退火30min形成金属源电极(7)，如图5所示。

4)通过化学气相淀积(cvd)得到位于高掺杂半导体区(2)和绝缘层(3)上方的二维材料inse(4)，厚度为0.5nm至10nm。inse的导带底和si衬底的价带顶都位于k空间的γ点，可实现直接隧穿，如图6所示。

5)光刻暴露出高掺杂半导体区(2)以及金属源电极(7)上方的二维材料inse(4)，通过ar离子干法刻蚀暴露出部分高掺杂半导体区(2)(横向尺寸约100nm)和金属源电极(7)，如图7所示。

6)光刻出金属漏电极区，在带胶样品上电子束蒸发ti/au(10nm/50nm)，用丙酮剥离后形成金属漏电极(8)，如图8所示。

7)在150℃下利用原子层淀积(ald)全片生长10nmhfo2，形成栅介质层(5)，如图9所示。

8)光刻出控制栅电极图形，在带胶样品上电子束蒸发ti/au(10nm/50nm)，用丙酮剥离和乙醇清洗后形成控制栅电极(6)，此时即可制得所述的基于二维材料/半导体异质结的垂直隧穿场效应晶体管，如图10所示。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。