一种屏蔽栅VDMOS器件的制作方法

本发明属于功率半导体技术领域，具体涉及一种屏蔽栅vdmos器件。

背景技术：

在功率半导体器件领域，以垂直双扩散工艺形成的纵向mosfet称为垂直双扩散绝缘栅场效应晶体管，即vdmosfet，简称为vdmos。因vdmos具有开关速度快、输入阻抗高级频率特性优异等特点，使其在空间系统中得到了广泛的应用。为了提高dmos的性能，研究人员提出了屏蔽栅(split-gatetrench，sgt)功率半导体器件，这类型器件通过采用一层多晶层(shield)作为“体内场板”来降低漂移区的电场，进而实现显著降低器件导通电阻和击穿电压的目的。非箝位感性负载下的开关过程(unclampedinductiveswitching，uis)通常被认为是功率dmos在系统应用中所能遭遇的最极端电应力情况。在系统应用中，屏蔽栅半导体器件的工作电流较高，线路中寄生电感会储存有较大的能量，而这部分能量会通过功率半导体器件进行释放，使得功率半导体器件处于雪崩击穿状态，这个过程中电流会流经重掺杂源区下方的体区区域，极易导致功率半导体器件的寄生三极管开启，致使器件失效，而这种失效带来的损伤是不可修复的。因此，屏蔽栅功率半导体器件的雪崩耐量是衡量其抗uis失效能力的重要参数。

现有技术中，提高屏蔽栅半导体功率器件的抗uis失效能力通常是采用高能量硼注入或深扩散来减小器件n⁺源区下的p型体区电阻以降低寄生bjt基区电阻，进而抑制寄生bjt管的开启。然而，这一方法无法实现无限降低寄生bjt基区电阻，因为这样会导致功率器件阈值电压(沟道开启电压)的增加；另外，这一方法无法从根本上解决由于雪崩击穿而导致器件失效的问题，因为上述方法只能抑制寄生bjt，而不是完全杜绝寄生bjt的开启。因此，亟需一种能够从根本上解决由于寄生bjt开启所导致屏蔽栅vdmos器件可靠性差的问题。另外，j.yedinak等人于2010年在文献《andrews.optimizingoxidechargebalanceddevicesforunclampedinductiveswitching(uis)》中提到：屏蔽栅vdmos器件的雪崩击穿点位置会影响其雪崩耐量。经优化的屏蔽栅vdmos的雪崩击穿通常发生在槽底，uis过程中温度相对较低，具有较好的uis能力，然而这样会降低器件的耐压性能。而未经优化的屏蔽栅vdmos的雪崩击穿发生在槽顶，uis过程中温度较高，uis能力差。因此，在解决由于寄生bjt开启所导致屏蔽栅vdmos器件可靠性差的问题的同时，如何优化屏蔽栅vdmos器件的uis能力和耐压能力的折中关系，也成为了本领域技术人员亟待解决的技术问题。

技术实现要素：

本发明为了解决屏蔽栅半导体功率器件由于寄生三极管开启而造成器件失效的问题，提供了一种具有高抗uis失效能力且不牺牲击穿电压性能的屏蔽栅vdmos器件。为了解决上述技术问题，本发明提供的技术方案如下；

一种屏蔽栅vdmos器件，其特征在于，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；所述第一导电类型半导体漂移区(3)顶层具有第二导电类型半导体体区(8)，在第二导电类型半导体体区(8)上具有槽栅，所述槽栅从第二导电类型半导体体区(8)中部穿过并进入第一导电类型半导体漂移区(3)，所述槽栅两侧的第二导电类型半导体体区(8)中分别具有相互独立且相邻的第二导电类型半导体掺杂接触区(9)和第一导电类型半导体掺杂源区(10)；所述金属源极(12)位于第二导电类型半导体体区(8)及槽栅表面；所述槽栅自下而上顺次包括：第一介质层(71)、第二介质层(72)、第三介质层(73)，所述第一介质层中具有控制栅电极(4)，所述控制栅电极(4)的上表面结深小于第一导电类型半导体掺杂源区(10)的下表面结深，所述控制栅电极(4)的下表面结深大于第二导电类型半导体体区(8)的下表面结深；所述第二介质层中具有第一屏蔽栅电极(5)，所述第三介质层中具有第二屏蔽栅电极(6)；所述控制栅电极(4)与第一屏蔽栅电极(5)相互隔离，第一屏蔽栅电极(5)与第二屏蔽栅电极(6)相互接触；所述控制栅电极(4)连接栅电位，所述第一屏蔽栅电极(5)和第二屏蔽栅电极(6)均连接源电位；其特征在于：第一介质层(71)、第二介质层(72)和第三介质层(73)的厚度顺次减小，且第一屏蔽栅电极(5)的宽度大于第一屏蔽栅电极(4)的宽度。进一步的是，本发明中第一介质层、第二介质层和第三介质层的材料可以相同，也可以不同。

进一步的是，本发明中第一导电类型半导体为p型半导体，第二导电类型半导体为n型半导体。

进一步的是，本发明中第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体。

进一步的是，本发明中第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。

相比现有技术，本发明的有益效果在于：

本发明通过合理调节屏蔽栅vdmos器件沟槽中不同介质层的厚度，将漂移区电场峰值固定在槽栅中部附近，以避免雪崩击穿发生在槽栅底部有损器件耐压性能，同时也避免了雪崩击穿发生在槽栅顶部有损器件抗uis失效能力，进而在不牺牲屏蔽栅vdmos器件其余性能的前提下显著提高其在非箝位电感负载应用中的可靠性。

附图说明

图1是本发明实施例提供的一种屏蔽栅vdmos器件的剖面结构示意图；

图2是本发明实施例提供的一种屏蔽栅vdmos器件在外加反向电压下槽栅处的纵向电场分布示意图。

图中：1是金属化漏极，2是第一导电类型半导体掺杂衬底，3是第一导电类型掺杂漂移区，4是控制栅电极，5是第一屏蔽栅电极，6是第二屏蔽栅电极，71是第一介质层，72是第二介质层，73是第三介质层，8是第二导电类型半导体体区，9是第二导电类型半导体掺杂接触区，10是第一导电类型半导体掺杂源区，11是金属化源极。

具体实施方式

下面参照附图对本发明进行更全面的描述，在附图中相同的标号表示相同或者相似的组件或者元素。本发明的要旨在于提供一种高抗uis失效能力的屏蔽栅vdmos器件，sj-dmos器件可以是p型屏蔽栅vdmos器件，也可以是n型屏蔽栅vdmos器件。

实施例1：

如图1所示，本实施例提供一种屏蔽栅vdmos器件，其特征在于，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3和金属化源极12；金属化漏极1位于第一导电类型半导体掺杂衬底2的背面，第一导电类型半导体漂移区3位于第一导电类型半导体掺杂衬底2的正面；所述第一导电类型半导体漂移区3顶层具有第二导电类型半导体体区8，在第二导电类型半导体体区8上具有槽栅，所述槽栅从第二导电类型半导体体区8中部穿过并进入第一导电类型半导体漂移区3，所述槽栅两侧的第二导电类型半导体体区8中分别具有相互独立且相邻的第二导电类型半导体掺杂接触区9和第一导电类型半导体掺杂源区10；所述金属源极12位于第二导电类型半导体体区8及槽栅表面；所述槽栅自下而上顺次包括：第一介质层71、第二介质层72、第三介质层73，所述第一介质层中具有控制栅电极4，所述控制栅电极4的上表面结深小于第一导电类型半导体掺杂源区10的下表面结深，所述控制栅电极4的下表面结深大于第二导电类型半导体体区8的下表面结深；所述第二介质层中具有第一屏蔽栅电极5，所述第三介质层中具有第二屏蔽栅电极6；所述控制栅电极4与第一屏蔽栅电极5相互隔离，第一屏蔽栅电极5与第二屏蔽栅电极6相互接触；所述控制栅电极4连接栅电位，所述第一屏蔽栅电极5和第二屏蔽栅电极6均连接源电位；其特征在于：

所述第一屏蔽栅电极5的宽度大于第一屏蔽栅电极4的宽度，所述第一介质层71、第二介质层72和第三介质层73的材料均相同，并且所述第三介质层73的厚度大于第二介质层72的厚度，所第二介质层72的厚度大于第一介质层71的厚度。

本发明的要旨在于提供一种具有高抗uis失效能力且不牺牲击穿电压性能的屏蔽栅vdmos器件，基于上述技术方案，当第一导电类型半导体为p型半导体而第二导电类型半导体为n型半导体时，本发明提供的屏蔽栅vdmos器件为p沟道屏蔽栅vdmos器件；当第一导电类型半导体为n型半导体而第二导电类型半导体为p型半导体时，本发明提供的屏蔽栅vdmos器件为n沟道屏蔽栅vdmos器件。

下面具体以n沟道屏蔽栅vdmos器件为例对本发明的原理及特性进行详细说明，相应地，p沟道屏蔽栅vdmos器件的原理类似，根据本领域常识即可或知，故此在此不再赘述。本发明实施例提供的屏蔽栅vdmos器件，其反向阻断时的电极连接方式为：槽栅控制栅电极4和金属化源极11短接且接零电位，金属化漏极接正电位，当增大反向电压时，由于第一屏蔽栅5和第二屏蔽栅6与源电位相连，第一屏蔽栅5和第二屏蔽栅6与n-漂移区3之间将产生横向电场，n-漂移区首先被横向耗尽承受反向电压，如若槽栅内介质层71、72、73的厚度相同，则槽栅附近的纵向电场如图2中虚线所示，在n^-漂移区3与p型体区8的复合界面处存在一个电场尖峰，n^-漂移区与槽栅底部的复合界面处又存在一个电场尖峰，若电场峰值在n^-漂移区3与p型体区8的复合界面处会使器件的uis能力较低，若电场峰值在n^-漂移区与槽栅底部的复合界面处会使器件的耐压较低。而本发明合理调整槽栅中各栅电极所在介质层的厚度，通过采用不同的介质层材料引入一个新的电场尖峰，如图2中实线所示，这一电场尖峰的引入可以使得槽栅附近纵向电场的分布更加均匀，进而提高其反向击穿电压；并且通过在第三介质层73和第二介质层72的复合交界面处引入电场峰值，而电场峰值处容易发生雪崩击穿，藉由新引入电场尖峰的位置改变雪崩击穿电流路径且固定雪崩击穿点位置，使得雪崩击穿点位置位于槽栅中远离体区且远离槽底的位置，这样既避免了雪崩击穿发生在槽底部有损器件的耐压性能，同时也避免了雪崩击穿发生在槽顶部(p型体区8附近)开启寄生三极管，最终实现在不牺牲进屏蔽栅vdmos器件其余性能的前提下显著提高其在非箝位电感负载应用中的可靠性。

实施例2：

本实施例中除了第二屏蔽栅电极的宽度(即纸面方面的横向长度)小于控制栅电极4的宽度以外，其余结构均与实施例1相同。

根据本领域公知常识可知：本实施例中控制栅电极4所在的第二介质层72的厚度比较薄，能够使得控制栅极4对沟道的控制能力更佳。

实施例3：

本实施例中除了第一介质层71、第二介质层72和第三介质层73采用不同介质材料以外，其余结构部均与实施例1相同。

根据本领域公知常识可知：本实施例对于三个介质层71、72、73的介电常数分别进行优化使得器件性能更佳。

以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的。本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。