半导体器件的制造方法与流程

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。

背景技术：

集成电路的制造过程会涉及到光刻、刻蚀以及薄膜沉积等工艺。通过光刻和刻蚀工艺可在目标刻蚀层中刻蚀出至少一个开口(包括沟槽、通孔和接触窗口等)，以用于形成目标结构，例如栅极线、位线、存储单元以及金属互连结构等。目前，在目标刻蚀层中形成不同图形特征尺寸(criticaldimension，cd)的开口时，通常会先在目标刻蚀层上形成金属或金属化合物作为金属硬掩膜层(metalhardmask，mhm)，来获得更小临界尺寸的全部或者部分开口图形，例如采用氮化钛(tin)金属硬掩膜(metalhardmask，mhm)工艺，以利用tin与低介电常数材料层(lk)和光刻胶层(pr)之间的高刻蚀选择性，通过部分刻蚀通孔(partialviaetch)的方法来形成铜互连制程中的双大马士革结构。

但是，随着集成电路制造向28nm及以下发展，图案的特征尺寸(cd)以及图案之间的间距(pitch)不断缩小，光刻特征尺寸已经接近曝光机台的极限分辨率，上述的开口的形成方法存在一些非常严峻的问题，例如开口侧壁的轮廓控制不易且有凹洞或条纹(striation)现象以及较窄的工艺窗(processwindow)等，影响工艺的可靠性与成品率，无法满足更小的图形特征尺寸的半导体器件的制造。

技术实现要素：

本发明的目的在于一种半导体器件的制造方法，能够形成具有良好侧壁形貌的开口。

为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：

提供半导体衬底，所述半导体衬底上形成第一金属硬掩膜层；

在所述第一金属硬掩膜层的上方覆盖第二金属硬掩膜层，所述第二金属硬掩膜层的主要成分包括至少一种金属氧化物；

刻蚀所述第二金属硬掩膜层至一定深度，以形成第一开口；

以所述第二金属硬掩膜层为掩膜，在所述第一开口中继续刻蚀第一开口底部，直至开口深度达到要求深度，以形成目标开口。

可选的，所述第一金属硬掩膜层的材质包括金属和金属氮化物中的至少一种。

可选的，所述第二金属硬掩膜层中的金属氧化物包括氧化钛、氧化钽、氧化钨、氧化钴、氧化铬、氧化矾、氧化镉、氧化铪、氧化铟、氧化铁、氧化铝、氧化锆、氧化锌及氧化镍中的至少一种。

可选的，所述第二金属硬掩膜层通过旋涂工艺形成，工艺温度为150℃～400℃。

可选的，刻蚀所述第二金属硬掩膜层形成所述第一开口的步骤包括：

在所述第二金属硬掩膜层上形成图案化光刻层，所述图案化光刻层具有与所述第一开口相对应的第二开口，所述第二开口的线宽大于所述第一开口的线宽；

采用定向自组装(dsa)工艺在所述第二开口中填充包含互不相溶的第一嵌段和第二嵌段的二嵌段共聚物层，所述第一嵌段覆盖在所述第二开口的侧壁，所述第二嵌段被嵌在所述第一嵌段中，且所述第二嵌段厚度等于所述第一开口的线宽；

刻蚀去除所述嵌段共聚物层中的第二嵌段；

以所述第一嵌段和所述图案化光刻层为掩膜，刻蚀所述第二金属硬掩膜层至一定深度，以形成所述第一开口；

去除所述第一嵌段和所述图案化光刻层。

可选的，所述嵌段共聚物层选自聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(ps-b-pmma)、聚环氧乙烷-嵌段-聚异戊二烯(peo-b-pi)、聚环氧乙烷-嵌段-聚丁二烯(peo-b-pbd)、聚环氧乙烷-嵌段-聚苯乙烯(peo-b-ps)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(peo-b-pmma)、聚环氧乙烷-嵌段-聚乙基乙烯(peo-b-pee)、聚苯乙烯-嵌段-聚乙烯基吡啶(ps-b-pvp)、聚苯乙烯-嵌段-聚异戊二烯(ps-b-pi)、聚苯乙烯-嵌段-聚丁二烯(ps-b-pbd)、聚苯乙烯-嵌段-聚茂铁二甲基硅烷(ps-b-pfs)、聚丁二烯-嵌段-聚乙烯基吡啶(pbd-b-pvp)或聚异戊二烯-嵌段-聚甲基丙烯酸甲酯(pi-b-pmma)。

可选的，采用湿法腐蚀工艺刻蚀去除所述嵌段共聚物层中的第二嵌段。

可选的，所述第一金属硬掩膜层中具有暴露出所述半导体衬底表面的多个第三开口，所述第一开口与部分所述第三开口一一对准，或者所述第一开口与所述第三开口完全错位；在所述半导体衬底以及所述第一金属硬掩膜层的上方覆盖第二金属硬掩膜层时，所述第二金属硬掩膜层还填充在所有的第三开口中。

可选的，所述半导体衬底包括具有导电结构的半导体基底以及至少覆盖于所述导电结构表面上的层间介电层以及介电保护层；以所述第二金属硬掩膜层为掩膜，在所述第一开口中继续刻蚀第一开口底部直至要求深度时，刻蚀停止在所述层间介电层中或者刻蚀停止在所述导电结构的表面，以形成目标开口。

可选的，以所述第二金属硬掩膜层为掩膜，在所述第一开口中继续刻蚀第一开口底部以形成目标开口时，先以所述第二金属硬掩膜层相对所述介电保护层的刻蚀选择比大于20的刻蚀工艺，刻蚀所述第一开口底部的第二金属硬掩膜层，刻蚀停止至所述介电保护层表面；然后以所述第二金属硬掩膜层相对所述介电保护层的刻蚀选择比小于2的刻蚀工艺，继续刻蚀所述第一开口底部的介电保护层以及层间介电层，直至所述导电结构的表面。

可选的，所述导电结构为金属互连层、导电插塞、栅极层、金属硅化物或者源漏区。

可选的，所述介电保护层的材质包括氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、碳氧化硅(sioc)、氮氧化硅(sion)、掺碳的氮氧化硅(siocn)和碳氮化硅(sicn)中的至少一种。

可选的，所述层间介电层为介电常数k低于3.9的介质材料。

可选的，所述半导体衬底包括具有浮栅层的半导体基底以及至少覆盖于所述浮栅层表面上的栅间绝缘层以及控制栅极层，以所述第二金属硬掩膜层为掩膜，在所述第一开口中继续刻蚀第一开口底部直至要求深度时，依次刻蚀所述第一开口底部的第二金属硬掩膜层、第一金属硬掩膜层、控制栅极层以及栅间绝缘层，直至所述浮栅层表面，以形成目标开口。

可选的，所述制造方法还包括：在形成所述目标开口后，在所述目标开口的侧壁上形成保护层；

去除所述第二金属硬掩膜层。

可选的，所述保护层为含碳层，通过采用含碳气体进行等离子体涂覆形成。

可选的，所述含碳气体包括至少一种烃类气体。

可选的，采用湿法腐蚀工艺去除所述第二金属硬掩膜层。

可选的，所述半导体器件为快闪存储器或相变存储器或金属互连结构器件。

与现有技术相比，本发明的技术方案具有以下技术效果：

1、在第一金属硬掩膜层的上方再覆盖一第二金属硬掩膜层用于形成第一开口图案，所述第二金属硬掩膜层的主要成分包括至少一种金属氧化物，能够改善光刻胶层的第一开口图案直接向第一金属硬掩膜层转移时产生的形貌偏差、开口坍塌以及开口中有大量聚合物残留等问题，且以具有第一开口的第二金属硬掩膜层为掩膜来刻蚀下方相应叠层形成目标开口时，第二金属硬掩膜层既能够改善形成的目标开口的侧壁形貌，又易于去除，能减小所述目标开口中的刻蚀残留物的产生；

2、进一步在第二金属硬掩膜层上方的图案化光刻层中先形成线宽大于第一开口的第二开口，然后利用自组装工艺在第三开口中形成二嵌段共聚物层，利用嵌段共聚物层中互不相溶的第一嵌段和第二嵌段来缩小光掩模图案的线宽；

3、以所述第二金属硬掩膜层为掩膜，在所述第一开口中继续刻蚀第一开口底部直至要求深度，以形成目标开口后，更进一步地，在目标开口侧壁上形成保护层，以在去除第二金属硬掩膜层的过程中，保护目标开口侧壁形貌。

附图说明

图1a至图1e是一种金属互连结构的制造过程中的器件剖面结构示意图；

图2是本发明具体实施例的半导体器件的制造方法流程图；

图3a至图3h是本发明具体实施例的半导体器件制造方法中的器件剖面结构示意图。

具体实施方式

铜双镶嵌(dualdamascene)技术搭配低介电常数(low-k)介电层为目前所知的对于高积集度、高速(high-speed)逻辑集成电路芯片制造以及针对0.18微米以下的深次微米(deepsub-micro)半导体工艺中最佳的金属互连线解决方案,即多层互连结构相互堆叠，并使用低k层间介电层(k<3)甚至超低k层间介电层(k＜2.55)对这些多层互连结构进行隔离，然后在层间介电层中形成互连的沟槽和通孔，最后利用导电材料，例如cu，来填充所述沟槽和通孔。这是由于铜具有低电阻值(比铝低30％)以及较佳的抗电迁(electromigrationresistance)的特性，而低介电常数材料则可帮助降低金属导线之间的rc延迟(rcdelay)，由此可知，低介电常数材料搭配铜金属双镶嵌互连线技术在集成电路工艺中显得日益重要。其中，低介电常数材料由最初的含氟二氧化硅(f-sio2)、有机硅玻璃(organosilicate，osg)，一直演变到目前的超低介电常数(ultralow-k，ulk)材料(k＜2.55)。

如本领域的技术人员所知，制作半导体器件最小尺寸在32纳米(nm)及以下的微影技术需使用到13.5nm的极紫外(euv)光刻技术，而由于其中使用的光阻的蚀刻抵挡能力较差，为此，使用13.5nmeuv光刻技术的双镶嵌工艺往往搭配使用金属硬掩膜(metalhardmask，mhm)，以补光阻抗蚀刻能力的不足，并对低k层间介电层进行保护，但是金属硬掩膜的导入，使得去除光阻的蚀刻更加艰辛。这是由于光阻层上往往会有等离子体蚀刻所产生的金属衍生物，需要用氧化力较强的氧气等离子体去除，才能将底下的剩余光阻去除干净，达到所要的表面洁净度。而由于ulk材料的碳含量比重较高，氧化力较强的蚀刻等离子体会对其造成负面影响。由此可知，传统的双镶嵌工艺已面临新的挑战，需要进一步的改进。

请参考图1a至图1e，一种部分通孔(partial-via)双镶嵌工艺形成金属互连结构的具体过程包括：

首先，进行沟槽光刻(trenchlitho)，具体请参考图1a，提供半导体基底100，所述半导体基底100中形成有顶部被所述半导体基底100表面暴露出来的导电结构100a，所述导电结构100a为下层金属互连层、导电通孔或者接触插塞，在半导体基底100和导电结构100a上依次形成衬垫层101、刻蚀停止层102、层间介电层103(k<3或k<2.55)、介电保护层(dpl，如sic层)104、金属硬掩膜层(如tin)105、第一底部抗反射层(barc)106以及具有沟槽(trench)图案的第一光刻胶层107，所述介电保护层104的作用是防止后续研磨形成的金属互连层时对所述层间介电层103造成损伤；

接着，进行沟槽刻蚀(trenchetch)，具体请参考图1b，以所述第一光刻胶层107为掩膜，依次刻蚀第一底部抗反射层106和金属硬掩膜层105，刻蚀停止在介电保护层104表面，以在金属硬掩膜层105中形成沟槽105a，之后通过灰化工艺去除第一光刻胶层107和第一底部抗反射层106；

然后，进行通孔光刻(vialitho)，具体请参考图1c，在所述金属硬掩膜层105和介电保护层104上形成第二底部抗反射层108以及具有通孔(via)图案的第二光刻胶层109，所述通孔图案与所述金属硬掩膜层105中的沟槽图案对准；

接着，进行通孔刻蚀(viaetch)，具体请参考图1d，以第二光刻胶层109为掩膜，依次刻蚀第二底部抗反射层108、介电保护层104以及部分层间介电层103，即刻蚀停止在层间介电层103中一定深度，形成部分通孔开口103a(即partialvia)；之所以称为“部分”通孔开口103a是因为通孔并未穿过整层的层间介电层103。

然后，请参考图1e，以氧化力强的氧气等离子体灰化工艺去除第二光刻胶层109和第二底部抗反射层108。

之后，先以沿沟槽105a以及部分开口103a继续刻蚀介电保护层104和层间介电层103，刻蚀停止在刻蚀停止层102表面，形成双镶嵌开口，包括沟槽103c和通孔103d，再利用一刻蚀工艺，此步骤通常又称为“衬垫层蚀除步骤(linerremoval)”或“lrm步骤”，经由通孔103d将刻蚀停止层102、衬垫层101去除，以暴露出所述导电结构101a顶部。

最后，通过阻障层的沉积、铜金属的电镀等步骤在沟槽103c和通孔103d中填充铜等导电层，可形成与所述导电结构100a顶部电接触的金属互连结构。

上述工艺中，在以氧化力强的氧气等离子体灰化工艺去除第二光刻胶层109和第二底部抗反射层108时，由于层间介电层103的碳含量比重较高，长时间暴露在氧化力较强的氧气等离子体环境中，会造成碳耗竭(carbon-depleted)问题，造成层间介电层103中部分开口103a结构松散，进而导致后续的刻蚀步骤形成的沟槽103c和通孔103d结构存在扭曲变形(distortion)的现象，造成所形成的沟槽103c和通孔103d存在以下问题：关键尺寸很难控制、侧壁的轮廓也很难控制且有凹洞或条纹(striation)现象以及工艺窗口(processwindow)较窄等问题。特别是当集成电路制造技术进入14nm及以下节点后，图案的特征尺寸(cd)以及图案之间的间距(pitch)已经缩小至光刻极限，继续利用上述工艺制造14nm及以下节点的集成电路中的金属互连结构时，上述问题变得更加严峻，严重影响了形成的半导体器件的可靠性与成品率。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：

s1，提供半导体衬底，所述半导体衬底上形成第一金属硬掩膜层；

s2，在所述第一金属硬掩膜层的上方覆盖第二金属硬掩膜层，所述第二金属硬掩膜层的主要成分包括至少一种金属氧化物；

s3，刻蚀所述第二金属硬掩膜层至一定深度，以形成第一开口；

s4，以所述第二金属硬掩膜层为掩膜，在所述第一开口中继续刻蚀第一开口底部，直至开口深度达到要求深度，以形成目标开口。

下面以一种金属互连结构器件的制造为例来详细说明本发明的技术方案，其中目标开口为通孔。

请参考图3a，在步骤s1中，提供的半导体衬底30包括半导体基底300以及依次在所述半导体基底300上形成的衬垫层301、刻蚀停止层302、层间介电层303以及介电保护层304。其中，所述半导体基底300可以是单晶硅、单晶锗或者单晶锗硅、绝缘体上硅、iii-v族元素化合物、单晶碳化硅等本领域技术人员公知的半导体材料，所述半导体基底300中还可形成有器件结构(图未示)、器件隔离结构以及阱(well)结构等，所述器件结构可为半导体前段工艺(feol)中形成的器件结构，例如mos晶体管等，所述器件隔离结构为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构；所述半导体衬底300中还可形成有与器件结构连接的金属插塞、金属互连线等。目标开口即通孔为了形成与mos晶体管的源漏区、栅极电连接的导电插塞，或者与mos晶体管的源漏区表面的金属硅化物、栅极表面金属硅化物电连接的导电插塞，或者与底层金属插塞、前一层金属互连线等电连接的金属互连结构，为了简化，图示中只示出所述半导体基底300。衬垫层301的材料为氮氧化硅、氧化硅或氮化硅，可以通过化学气相沉积(cvd)工艺或者热氧化工艺、热氮化工艺或者热氧氮化工艺形成，衬垫层301用以阻止形成于半导体基底300中金属互连线或金属插塞中金属原子向层间介电层中扩散，避免发生漏电，在本发明的其他实施例中，还可以省略所述衬垫层301。所述刻蚀停止层302用以作为蚀刻终点，防止后续蚀刻金属互连结构的沟槽和通孔时对所述有源器件层的损伤，避免发生蚀刻穿透而致使元件失效等问题，刻蚀停止层302的材质包括氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、碳氧化硅(sioc)、氮氧化硅(sion)、掺碳的氮氧化硅(siocn)和碳氮化硅(sicn)中的至少一种，而其形成方法例如是化学气相沉积工艺。层间介电层303可以是k值大于等于2.55且小于3.9的低k介电材料，也可以是k值小于2.55的超低k介电材料，为了减小电路中的rc延迟，较佳地，层间介电层303为超低k介电层。其形成工艺可以是化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺或者涂覆(coating)工艺。介电保护层304用于防止后续研磨形成的金属互连层时对所述层间介电层103造成损伤，介电保护层304的材质可以包括氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、碳氧化硅(sioc)、氮氧化硅(sion)、掺碳的氮氧化硅(siocn)和碳氮化硅(sicn)中的至少一种，而其形成方法例如是化学气相沉积工艺。

请继续参考图3a，在步骤s1中形成介电保护层304后，首先，在所述介电保护层304表面上覆盖第一金属硬掩膜层31，其材质包括金属和金属氮化物中的至少一种，所述金属例如为铝(al)、钽(ta)、钛(ti)或铥(tu)或者合金等，所述金属氮化物例如为tan、tin或者tun或者上述的混合物，第一金属硬掩膜层31的沉积工艺包括低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、高密度化学气相沉积(hdpcvd)、原子层沉积(ald)、低温化学物热分解沉积、溅射和蒸发中的至少一种。然后，通过自对准双重曝光(sadp)工艺以及相应的光刻-刻蚀(le)工艺，形成所述具有第三开口310的第一金属硬掩膜层31，具体地，首先在介电保护层304表面上通过一次光刻形成牺牲核心图形；然后在牺牲核心图形的两侧形成侧墙(即第一金属硬掩膜层31)；之后移除所述牺牲核心图形，所述牺牲核心图形的位置即成为第三开口310，第三开口310的尺寸和间距可以在现有的曝光精度下实现更小的精密尺寸。由于双镶嵌金属互连结构的制作方法包括：1.全通孔优先法(fullviafirst)；2.部分通孔优先法(partialviafirst)；3.全沟槽优先法(fulltrenchfirst)；4.部分沟槽优先法(partialtrenchfirst)；5.自对准法(self-alignmentmethod)，因此所述第三开口310的宽度可以根据具体的双镶嵌金属互连结构的制作方法来确定，例如为适用于全通孔优先法和部分通孔优先法的通孔宽度，或者为全沟槽优先法的沟槽宽度。本实施例中，第三开口310的宽度为通孔宽度。

请参考图3b，在步骤s2中，采用旋涂型无机配方在所述第一金属硬掩膜层31及其第三开口310暴露出的介电保护层304表面上旋涂(spin–oncoating)至少一种金属氧化物，以形成第二金属硬掩膜层32，第二金属硬掩膜层32在第一金属硬掩膜层31顶部上的厚度足以用于接收后续光刻胶层中的图案且不会暴露出第一金属硬掩膜层31的任何表面。第二金属硬掩膜层32中的金属氧化物包括氧化钛(tiox)、氧化钽(taox)、氧化钨(wox)、氧化钴(coox)、氧化铬(crox)、氧化铪(hfox)、氧化矾(vox)、氧化镉(cdox)、氧化铟(inox)、氧化铁(feox)、氧化铝(al2o3)、氧化锆(zrox)、氧化锌(zno)及氧化镍(niox)中的至少一种。第二金属硬掩膜层32优选为氧化钛(tiox)、氧化钽(taox)、氧化钨(wox)、氧化锆(zrox)中的至少一种，因为这些金属氧化物在旋涂(spinon)后，只需要在200℃～350℃下烘烤60s到120s，即可实现固化，这些金属氧化物具有高刻蚀选择比和耐刻蚀性、在高纵横比通孔或沟槽中具有良好的湿移除性和填充能力，同时这些金属氧化物具有较高的光吸收率，能够提高后续dsa工艺中线边缘粗糙度(lineedgeroughness，ler)性能，以及在去除所述dsa工艺形成的第二嵌段时不会受到损伤而得以保持良好的性能。在本发明的其他实施例中，所述第二金属硬掩膜层32的工艺温度可以为150℃～400℃。

请参考图3b，在步骤s3中，首先，在所述第二金属硬掩膜层32上通过涂覆、烘干工艺依次形成底部抗反射层(barc)33和光刻胶层34，底部抗反射层(barc)33可以是有机材料，也可以是sin或sion等无机材料，在本发明其他实施例中，为了进一步保证光刻图形转移效果以及减小光刻对第二金属硬掩膜层32的不利影响，第二金属硬掩膜层32和底部抗反射层33之间还可以有先进图案化材料层(advancedpatterningfilm，apf)，例如非晶碳层，底部抗反射层33和光刻胶层34之间也可以有其他消反射涂层(antireflectivecoating，arc)，例如含硅的消反射涂层si-arc以及抗反射介电层(dielectricanti-reflectivecoatingfilm，darc)；然后，通过曝光及显影等步骤，将光刻胶层34图案化，形成具有第二开口341的图案化光刻胶层，第二开口341是光刻极限能够实现的开口，其线宽大于目标开口的线宽。本实施例中，第二开口341的位置与第一金属硬掩膜层31中的部分第三开口一一对应，当第一金属硬掩膜层31的第三开口为通孔时，第二开口341的线宽可以比第三开口的线宽要宽一些，例如当等于双镶嵌结构中的待形成的沟槽的线宽。

请参考图3c，在步骤s3中，为了获得具有更小尺寸的开口图案的光掩模层，接着可以采用定向自组装(dsa)工艺在所述第二开口341中填充包含互不相溶的第一嵌段35和第二嵌段36的二嵌段共聚物层，所述第一嵌段35覆盖在所述第二开口341的侧壁，所述第二嵌段36被嵌在所述第一嵌段35中，且所述第二嵌段36厚度等于待在第二金属硬掩膜层32中形成的第一开口的线宽，具体地先通过旋涂工艺第二开口341中填充两种互不相溶的聚合物作为二嵌段共聚物层，然后通过例如烘烤、溶剂熏蒸或退火处理等自组装处理，使得两种互不相溶的聚合物分离并形成第一嵌段35和第二嵌段36，通过控制二嵌段共聚物层中第二嵌段与第一嵌段的质量比，还可以控制第二嵌段的图案的线宽，使得最终形成的第二嵌段图案的直径基本上与所要形成的通孔的直径相等，通过控制二嵌段共聚物层中第一嵌段与第二嵌段的质量比，所形成的第二嵌段的图案线宽能够做到非常小，从而满足半导体器件的发展对于小尺寸通孔的需求。所述嵌段共聚物层的材质选自聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(ps-b-pmma)、聚环氧乙烷-嵌段-聚异戊二烯(peo-b-pi)、聚环氧乙烷-嵌段-聚丁二烯(peo-b-pbd)、聚环氧乙烷-嵌段-聚苯乙烯(peo-b-ps)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(peo-b-pmma)、聚环氧乙烷-嵌段-聚乙基乙烯(peo-b-pee)、聚苯乙烯-嵌段-聚乙烯基吡啶(ps-b-pvp)、聚苯乙烯-嵌段-聚异戊二烯(ps-b-pi)、聚苯乙烯-嵌段-聚丁二烯(ps-b-pbd)、聚苯乙烯-嵌段-聚茂铁二甲基硅烷(ps-b-pfs)、聚丁二烯-嵌段-聚乙烯基吡啶(pbd-b-pvp)或聚异戊二烯-嵌段-聚甲基丙烯酸甲酯(pi-b-pmma)。以聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(ps-b-pmma)这种二嵌段共聚物层来详细说明，ps-b-pmma二嵌段共聚物层包括两种聚合物ps(用于形成第一嵌段)和pmma(用于第二嵌段)，当对ps-b-pmma进行自组装处理(溶剂熏蒸或退火)时，调配的ps和pmma二者之间的质量比合适的情况下，例如pmma质量小于ps的质量，将会在pmma的背景下形成ps的图案，即自组装处理后第一嵌段35为ps，第二嵌段为pmma，由于第二开口341的存在，pmma(第二嵌段36)的图案将位于第二开口341的中心区域，而ps(第一嵌段35)位于pmma(第二嵌段36)的周围，即第一嵌段35覆盖所述第二开口341的侧壁，第二嵌段36填充在第一嵌段35所围的第二开口区域中，且第二嵌段36的线宽等于待形成的目标开口的线宽。本实施例中pmma的质量占二嵌段共聚物层总质量的27％。

请参考图3d，在步骤s3中，采用湿法腐蚀的工艺去除第二嵌段36，从而形成相对第二开口微缩的光掩膜开口342，具体地，将所述退火处理后的二嵌段共聚物层放在波长小于200nm深紫外光源下的照射，然后用醋酸等湿法腐蚀液可以极快的去除其中的第二嵌段36，而不会对第一嵌段及其排布造成影响。

请参考图3d和3e，在步骤s3中，继续以图案化光刻胶层以及第一嵌段35为掩膜，采用干法刻蚀工艺沿光掩膜开口342依次刻蚀底部抗反射层33以及第二金属硬掩膜层32，刻蚀停止在第二金属硬掩膜层32至一定深度，以在第二金属硬掩膜层32中形成第一开口321，由此可以避免直接将光刻胶层34中的图案转移到第一金属掩膜层31中时存在的第一金属掩膜层31上方叠层坍塌的风险。本实施例中，第一开口321并未穿过整层的第二金属硬掩膜层32，属于部分通孔结构(即partialvia)，且与下方的第一金属硬掩膜层31中的部分第三开口一一对准。所述干法刻蚀工艺的气体优选为包括氯化硼(bcl3)、氯烷(ccl4)和四氟化碳(cf4)中至少一种，以控制第一开口321的形成深度和侧壁形貌。

请参考图3e，在步骤s3中，继续采用灰化工艺去除所述第一嵌段35、图案化光刻层以及底部抗反射层33，以避免所述第一嵌段35、图案化光刻层以及底部抗反射层33中有机物在后续的开口刻蚀工艺中产生大量聚合物残留附着在开口侧壁上而影响开口的侧壁形貌。所述灰化工艺的气体包括氧离子或还原性离子。

请参考图3f，在步骤s4中，首先，以具有第一开口321的第二金属硬掩膜层32为掩膜，采用干法刻蚀工艺或者湿法刻蚀沿第一开口321继续刻蚀第二金属硬掩膜层32至介电保护层304表面，此时完全打开第二金属硬掩膜层32，在完全打开第二金属硬掩膜层32的刻蚀工艺中，第二金属硬掩膜层32和介电保护层304的刻蚀选择比优选为大于20，以减小目标开口中的刻蚀残留物的产生，提高刻蚀速率，节约工艺时间。然后，采用另一道刻蚀工艺，继续沿第一开口321刻蚀下方的介电保护层304、层间介电层303等，直至要求深度，以在层间介电层303中形成目标开口322，该刻蚀工艺中第二金属硬掩膜层32和介电保护层304的刻蚀选择比优选为小于2，以保证层间介电层303中的开口形貌，此过程中第二金属硬掩膜层32也会被刻蚀掉一部分，由此会使得第二金属硬掩膜层32的高度降低，第二金属硬掩膜层32中的开口变宽。本实施例中，刻蚀停止在刻蚀停止层302表面，在本发明的其他实施例中，刻蚀可以停止在层间介电层303中一定深度，以有利于后续以第一金属硬掩膜层31为掩膜进行刻蚀而形成用于金属互连结构的、贯通的沟槽和通孔结构。

由于在目标开口322的形成过程中，刻蚀工艺会对目标开口322周围的层间介电层303造成一定的损伤，还有可能造成碳损耗，因此在形成所述目标开口322后，可以采用包括至少一种烃类气体的含碳气体进行等离子体涂覆，以在所述目标开口322的侧壁上形成含碳的保护层37，所述等离子体涂覆可以补充层间介电层303损失的碳，并使目标开口322侧壁疏水，在后续去除第二金属硬掩膜层32的过程中保护目标开口322的侧壁的层间介电层303不会受到损伤，进而保证目标开口322的侧壁形貌。在本发明的其他实施例中，也可以根据目标开口322侧壁的材质来选择合适的材料和工艺形成保护层37。

之后，可以采用湿法腐蚀工艺来快速去除所述第二金属硬掩膜层32，以暴露出第一掩膜层31的表面，所述湿法腐蚀液可以是sc1清洗液，所述sc1清洗液的配方为nh4oh:h2o2：h2o＝1:1:5～1:2:7，工艺温度为40℃～80℃，在第二金属硬掩膜层32的湿法去除过程中，目标开口322的第一金属硬掩膜层31和介电保护层304表面的保护层会被一并去除，而目标开口322的层间介电层303侧壁会持续在保护层37的保护下，因此侧壁形貌、关键尺寸均得到很好的控制，有利于后续铜等导电金属的填充。

之后，可以以第一金属硬掩膜层31为掩膜，进一步对目标开口322侧壁的介电保护层304和部分层间介电层303进行刻蚀，刻蚀停止在所述层间介电层303的一定深度，以形成沟槽和通孔连通为一体的双镶嵌开口，同时沿第一金属硬掩膜层31其余部分的第一开口对这些第一开口底部的介电保护层304和层间介电层303进行刻蚀，形成另一沟槽，最后，通过阻障层的沉积、铜金属的电镀等步骤在沟槽和通孔中填充铜等导电层，并通过化学机械研磨(cmp)工艺去除层间介电层303表面上的多余层，形成与所述导电结构顶部电接触的金属互连结构，包括在目标开口中形成的导电通孔结构以及在所述另一沟槽中形成的金属互连线。

上述实施例中，首先在具有多个线宽较小的第三开口(沟槽或通孔)的第一金属硬掩膜层31上覆盖金属氧化物作为第二金属硬掩膜层，并在第二金属硬掩膜层通过一次光刻形成具有线宽较大的第二开口的图案化光刻胶层，且进一步利用自组装工艺在第二开口中形成与部分第三开口对准的、相对第二开口微缩的光掩模开口；接着，将所述光掩模开口转移到第二金属硬掩膜层中，即可形成未穿透第二金属硬掩膜层的第一开口，能够改善光刻胶层的第一开口图案直接向第一金属硬掩膜层转移时的形貌偏差和大量聚合物残留产生的问题；然后利用第二金属硬掩膜层的掩膜作用，继续向下刻蚀直至在层间介电层304中形成目标开口，此过程中，利用所述第二金属硬掩膜层与介电保护层之间的不同刻蚀选择比，来保证形成的目标开口的侧壁形貌，并减小目标开口中的刻蚀残留物的产生；最后，在去除第二金属硬掩膜层之前还在目标开口侧壁上形成保护层，从而在去除第二金属硬掩膜层后还能保持最佳的目标开口侧壁形貌，由此最终形成性能可靠的金属互连结构，提高制作的半导体器件的性能和良率。

总之，本发明的半导体器件的制造方法，可以分别在上下两层金属硬掩模层(第一金属硬掩膜层和第二金属硬掩膜层)中形成两层开口(第三开口和第一开口，且部分第三开口和第一开口一一对准，或者所有的第三开口和第一开口可以完全错位)，两层开口互相交叉作为掩模图形，来刻蚀第一金属硬掩膜层下方的层来形成具有更好的精度的孔，同时本发明还可以结合自对准双重曝光工艺和自组装工艺形成目标开口，从而可以突破现有光刻机能够达到的曝光尺寸的极限，使得形成的开口的尺寸成倍缩小，显然本发明的方法可以很容易形成的间距规律的线条或通孔，以及直接连接一整排通孔的沟槽的结构，这样的结构可以直接应用于制造flash(快闪存储器)或pcm(phasechangedmemory，相变储存器)等存储器器件结构中，以实现更高存储密度以及更可靠性。

当本发明的半导体器件的制造方法用于制造浮栅型flash存储器件时，其中一个实施例中，步骤s1中提供的半导体衬底包括具有浮栅层的半导体基底以及至少覆盖于所述浮栅层表面上的栅间绝缘层以及控制栅极层，控制栅极层上形成有具有第三开口的第一金属硬掩膜层，且具有第三开口的第一金属硬掩膜层仍然可以通过自对准双重曝光工艺和相应的光刻刻蚀工艺形成，第三开口可以是存储器件的公共源线区域或者公共漏极区域，与上文中用于制造金属互连结构的步骤s1中的具有第三开口的第一金属硬掩膜层的形成过程基本一样，在此不再赘述；步骤s2在第一金属硬掩膜层以及控制栅极层上旋涂金属氧化物以形成第二金属硬掩膜层，此过程与上文中用于制造金属互连结构的步骤s2相同，在此不再赘述；步骤s3在第二金属硬掩膜层中形成第一开口，所述第一开口是字线之间的沟槽，与第三开口完全错位，第一开口的形成过程与上文中用于制造金属互连结构的步骤s3中的第一开口的形成过程基本一样，在此不再赘述；步骤s4中在所述第一开口中继续刻蚀第一开口底部直至要求深度时，依次刻蚀所述第一开口底部的第二金属硬掩膜层、第一金属硬掩膜层、控制栅极层以及栅间绝缘层，直至所述浮栅层表面，以形成目标开口，此时浮栅层中具有第一开口，即字线沟槽；之后移除第二金属硬掩膜层的工艺与上文中用于制造金属互连结构时移除第二金属硬掩膜层的过程基本一样，在此不再赘述；最后以第一金属硬掩膜层为掩膜刻蚀栅间绝缘层、所述浮栅层，由此形成各个存储单元的独立浮栅以及同行存储单元共享的控制栅极线。

当本发明的半导体器件的制造方法用于制造pcm器件时，其中一个实施例中，提供的半导体衬底相应的包括形成有接触插塞的半导体基底以及依次形成于所述半导体基底上的层间介电层和介电保护层，所述层间介电层中待形成的目标开口用于填充底部电极、相变层和顶部电极中至少一种。可以按照上文制造金属互连结构时的步骤s1在层间介电层上方形成具有第一开口的第一金属硬掩膜层，所述第一开口可以对应底部电极、相变层或顶部电极；之后可以按照上文制造金属互连结构时的步骤s2和步骤s3形成具有第一开口的第二金属掩膜层，所述第一开口可以对应底部电极、相变层或顶部电极，即与第三开口一一对应，可以与第一开口的线宽相同，也可以与第一开口的线宽不同；接着可以按照上文制造金属互连结构时的步骤s4，在层间介电层中形成目标开口；最后在目标开口中填充相应的材料以形成包括底部电极、相变层和顶部电极中的至少一个。

此外，在本发明的其他实施例中，在覆盖第二金属硬掩膜层之前的第一金属硬掩膜层中也可以先不形成第三开口，待第二金属硬掩膜层中的第一开口转移到第一金属硬掩膜层中之后，在对第一金属硬掩膜层进行相应的光刻和刻蚀来形成第三开口，进而再将第一金属掩膜层中的第一开口和第三开口转移到下方的半导体衬底中，获得目标开口，这种技术方案的变型，也在本发明的保护范围之内。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。