基于CMOS工艺的单次可编程只读存储器的制作方法

本实用新型涉及电子器件技术领域，具体涉及一种基于CMOS工艺的单次可编程只读存储器。

背景技术：

现有技术中，一种常见的基于CMOS工艺的单次可编程只读存储器(OTP EPROM)设计是用浮栅器件(NMOS或PMOS)作为基本存储单元。其工作原理为：浮栅初始不存储电荷，器件不通，为逻辑0态；通过编程(比如用热载流子注入产生的栅电流)让浮栅存储电荷，器件导通，为逻辑1态。因为PMOS相对于NMOS而言，容易产生热载流子注入的栅电流，易于编程，所以用浮栅PMOS做存储单元较为常用，易于实现。如果不使用浮栅PMOS，而是用浮栅NMOS做存储单元，则需要提高编程电压。以5V CMOS工艺为例：浮栅PMOS编程电压大约为7-8V，而浮栅NMOS编程电压大约为12V。

但在采用了埋沟PMOS的CMOS工艺中，如图1所示，浮栅PMOS的体端与源端同电位，在这样情况下，即使PMOS的浮栅初始不存储电荷(逻辑0态)，其初始漏电也较大(室温下为>nA级/um宽)，容易被误判为导通(逻辑1态)。通常的做法是加一层版，为该浮栅PMOS独立加一个沟道注入，或者阻挡埋沟的P型注入，以获得较低的漏电以避免误判，但该方式增加了工艺流程，且可控性差，成本较高。

技术实现要素：

有鉴于此，本实用新型提供了一种基于CMOS工艺的单次可编程只读存储器，在不增加工艺的情况下解决浮栅的漏电问题，用以解决现有技术存在的的技术问题，以降低工艺成本，提高可靠性。

本实用新型的技术解决方案是，提供一种以下结构的基于CMOS工艺的单次可编程只读存储器，包括选择管和存储器件，所述的选择管与存储器件串联，所述选择管的另一端作为只读存储器的正极连接端，所述存储器件的另一端作为只读存储器的负极连接端，并在该端上设有判限电流源；所述的选择管与存储器件之间连接有压差产生器件，所述压差产生器件上的压降作为存储器件体端与源端的电压差。

可选地，所述的压差产生器件至少包括一个MOS管，所述的MOS管的栅极与漏极短接。

可选地，所述的压差产生器件还包括一个可控电流源，所述可控电流源的两端连接在所述MOS管的栅端和只读存储器的负极连接端。

可选地，所述的压差产生器件包括多个串联的PMOS管或多个串联的NMOS管。

可选地，所述压差产生器件上的压降在0.6～1.2V之间。

可选地，所述的选择管为第一PMOS管，所述的存储器件为浮栅PMOS管，所述浮栅PMOS管的体端与所述只读存储器的正极连接端连接。

本实用新型的另一技术解决方案是，提供一种以下结构的单次可编程只读存储器，包括选择管和存储器件，所述的选择管与存储器件串联，所述选择管的另一端作为只读存储器的正极连接端，所述存储器件的另一端作为只读存储器的负极连接端，并在该端上设有判限电流源；所述的存储器件的栅端与源端之间并联有电容。

可选地，增大所述电容尺寸，在浮栅PMOS管的浮栅不存储电荷的情况下，能进一步降低其漏电。

可选地，所述的电容为PIP电容，所述的PIP电容由如下步骤制成：在P型衬底上形成场区氧化层，在所述场区氧化层上淀积第一多晶硅层，在所述第一多晶硅层上形成氧化隔离层，在所述的氧化隔离层上淀积第二多晶硅层。

可选地，所述的第一多晶硅层的长度大于所述第二多晶硅层。以便于电极的引出。

采用本实用新型的结构，与现有技术相比，具有以下优点：本实用新型中，由于选择管与存储器件之间连接有压差产生器件，将压差产生器件上的压降作为存储器件体端与源端的电压差，作为存储器件的浮栅PMOS体端和源端不再等电位，并且体端电位高于源端，另一个方案则是在浮栅PMOS栅端和源端之间并联有电容。在PMOS浮栅不存储电荷的情况下，降低逻辑0状态下的漏电，无需增加工艺流程，节省了成本。

附图说明

图1为现有技术中基于CMOS工艺的单次可编程只读存储器的结构示意图；

图2为本实用新型中基于CMOS工艺的单次可编程只读存储器实施例一的结构示意图；

图3为本实用新型中基于CMOS工艺的单次可编程只读存储器实施例二的结构示意图；

图4为存储器件的漏电与体端/源端之压差的关系示意图；

图5为本实用新型中基于CMOS工艺的单次可编程只读存储器实施例三的结构示意图；

图6为存储器件的漏电与电容尺寸的关系；

图7为本实用新型中PIP电容制作步骤的示意图。

图中所示：1、选择管，1.1、选择管控制栅，2、存储器件，2.1、浮栅，3、判限电流源，4、压差产生器件，5、可控电流源，6、电容。

具体实施方式

以下结合附图对本实用新型的优选实施例进行详细描述，但本实用新型并不仅仅限于这些实施例。本实用新型涵盖任何在本实用新型的精神和范围上做的替代、修改、等效方法以及方案。

为了使公众对本实用新型有彻底的了解，在以下本实用新型优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本实用新型。

在下列段落中参照附图以举例方式更具体地描述本实用新型。需说明的是，附图均采用较为简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

参考图2所示，示意了本实用新型基于CMOS工艺的单次可编程只读存储器实施例一的结构。本实用新型包括选择管1和存储器件2，所述的选择管1与存储器件2串联，所述选择管1的另一端作为只读存储器的正极连接端(图中标注：正电极)，所述存储器件2的另一端作为只读存储器的负极连接端(图中标注：负电极)，并在该端上设有判限电流源3，根据所述判限电流源3进行读操作，以判断逻辑0或1状态。

所述的选择管1与存储器件2之间连接有压差产生器件4，所述压差产生器件4上的压降作为存储器件2体端与源端的电压差。所述的压差产生器件采用一个PMOS管，所述的PMOS管的栅极与漏极短接，即二极管接法，也可以采用多个串联的PMOS管或多个串联的NMOS管来实现。所述的选择管为第一PMOS管，所述的存储器件为浮栅PMOS管，所述浮栅PMOS管的体端与所述只读存储器的正极连接端连接。所述压差产生器件上的压降在0.6～1.2V之间，本实施例中优选1V。

使用现有浮栅的埋沟PMOS作为存储单元，无需增加工艺步骤，在通过判限电流源3读取浮栅PMOS电流时，保持体端电位高于源端1V左右。这种连接方式，因为使用体端作为背栅(back gate)而产生的体效应(body effect)提高了阈值电压，从而降低了漏电。

参考图3所示，示意了本实用新型基于CMOS工艺的单次可编程只读存储器实施例二的结构。实施例二是在实施例一的基础上进行的改进，主要区别在于压差产生器件做了进一步的改进。

所述的压差产生器件包括一个可控电流源5和至少一个MOS管，将所述可控电流源的两端连接在所述MOS管的栅端和只读存储器的负极连接端。虽然图中只示意了一个PMOS管，但是，和实施例一一样，也可以采用多个串联的PMOS管或多个串联的NMOS管，也可以实现。根据控制信号来控制可控电流源5的大小，从而调节整个压差产生器件的压降。

参考图4所示，示意了存储器件的漏电与体端/源端之压差的关系。由图4可知，浮栅PMOS管的漏电随着体端/源端之压差的增大而减小，在1V左右获得较佳的效果。

参考图5所示，示意了本实用新型基于CMOS工艺的单次可编程只读存储器实施例三的结构。通过在存储器件的栅端和源端增加器件，即在所述的存储器件的栅端与源端之间并联有电容6。在浮栅PMOS管的浮栅不存储电荷的情况下，电容6能够降低浮栅的漏电。浮栅PMOS管的栅端电压由该管子漏端、源端电压共同决定，而在栅端与源端之间增加电容后，使得该管栅端电压更靠近源端，即提高栅端电压，从而降低漏电。

参考图6所示，示意了本实用新型中PIP电容的制作过程。由图6可知，随着所述电容6尺寸的增大，电容尺寸增大意味着其容值相应增大，在浮栅PMOS管的浮栅不存储电荷的情况下，能进一步降低浮栅漏电。

参考图7所示，所述的电容为PIP电容，所述的PIP电容由如下步骤制成：在P型衬底上形成场区氧化层，在所述场区氧化层上淀积第一多晶硅层，在所述第一多晶硅层上形成氧化隔离层，在所述的氧化隔离层上淀积第二多晶硅层。且所述的第一多晶硅层的长度大于所述第二多晶硅层，以便于电极的引出。

除此之外，虽然以上将实施例分开说明和阐述，但涉及部分共通之技术，在本领域普通技术人员看来，可以在实施例之间进行替换和整合，涉及其中一个实施例未明确记载的内容，则可参考有记载的另一个实施例。

以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。